Calcolatori Elettronici

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1 Calcolatori Elettronici Memoria cache: Esercizi individuali proposti Massimiliano Giacomin

2 Esercizio 1: collocazione dei blocchi nella cache Sia data la seguente sequenza di indirizzi di byte a cui si intende fare accesso: 4, 16, 32, 20, 132, 264, 128, 224, 36, 44, 16, 172, 352, 24, 128 Sia data una cache con blocchi di 4 parole e una dimensione totale di 32 parole (ogni parola si compone di 4 byte) Determinare se ciascuno degli accessi è un hit o un miss assumendo che la cache sia inizialmente vuota, ipotizzando una cache set-associativa a 2 vie in cui viene adottata una politica LRU di sostituzione dei blocchi Assumendo indirizzi a 16 bit, determinare inoltre il numero di bit riservati all etichetta (tag), all insieme e all offset 2

3 Cache set-associativa a due vie Dimensione totale: 32 parole Blocchi di 4 parole 32/4 = 8 blocchi 2 vie: insiemi = #blocchi/2 = 4 insiemi Insieme 0 Insieme 1 Insieme 2 Insieme 3 Cache Blocco di 16 byte Indirizzo Etichetta Insieme 16-6= Offset 3

4 Cache set-associativa a due vie Indirizzi di byte 4, 16, 32, 20, 132, 264, 128, 224, 36, 44, 16, 172, 352, 24, 128 Indirizzi di blocco 0, 1, 2, 1, 8, 16, 8, 14, 2, 2, 1, 10, 22, 1, 8 Un blocco della memoria può andare in un blocco qualsiasi all interno dell insieme determinato a partire dal numero del blocco in memoria Insieme 0 Insieme 1 Insieme 2 Insieme 3 Indirizzo Cache Etichetta Insieme Offset Memoria 4

5 Cache set-associativa a due vie Indirizzi di blocco 0, 1, 2, 1, 8, 16, 8, 14, 2, 2, 1, 10, 22, 1, 8 Indice insieme = (indirizzo di blocco) modulo (numero insiemi in cache) 0, 1, 2, 1, 0, 0, 0, 2, 2, 2, 1, 2, 2, 1, 0 Insieme mem[0] mem[0] mem[0] mem[0] mem[0] mem[16] mem[16] mem[16] mem[8] mem[8] mem[8] mem[8] 1 mem[1] mem[1] mem[1] mem[1] mem[1] mem[1] mem[1] 2 mem[2] mem[2] mem[2] mem[2] mem[2] mem[2] mem[14] 3 miss miss miss hit miss miss hit miss 5

6 Cache set-associativa a due vie Indirizzi di blocco 0, 1, 2, 1, 8, 16, 8, 14, 2, 2, 1, 10, 22, 1, 8 Indice insieme = (indirizzo di blocco) modulo (numero insiemi in cache) 0, 1, 2, 1, 0, 0, 0, 2, 2, 2, 1, 2, 2, 1, 0 Insieme mem[16] mem[16] mem[16] mem[16] mem[16] mem[16] mem[16] mem[8] mem[8] mem[8] mem[8] mem[8] mem[8] mem[8] 1 mem[1] mem[1] mem[1] mem[1] mem[1] mem[1] mem[1] 2 mem[2] mem[2] mem[2] mem[2] mem[22] mem[22] mem[2] mem[14] mem[14] mem[14] mem[10] mem[10] mem[10] mem[10] 3 hit hit hit miss miss hit hit Risultato totale degli accessi alla cache = 8 miss e 7 hit 6

7 Esercizio 2: collocazione dei blocchi nella cache Risolvere l esercizio 1 nelle due ipotesi seguenti: 1) cache a corrispondenza diretta 2) cache totalmente associativa, ipotizzando una sostituzione LRU

8 Caso 1: cache a corrispondenza diretta Indirizzi di blocco 0, 1, 2, 1, 8, 16, 8, 14, 2, 2, 1, 10, 22, 1, 8 Blocco della cache 0, 1, 2, 1, 0, 0, 0, 6, 2, 2, 1, 2, 6, 1, 0 Cache Un blocco della memoria può andare in un solo blocco della cache Indirizzo blocco di 4 parole Etichetta Blocco Parola blocco di 4 parole Memoria

9 Caso 1: cache a corrispondenza diretta Indirizzi di blocco 0, 1, 2, 1, 8, 16, 8, 14, 2, 2, 1, 10, 22, 1, 8 blocco della cache = (numero blocco memoria) modulo (numero blocchi in cache) Blocco mem[0] mem[0] mem[0] mem[0] mem[8] mem[16] mem[8] mem[8] 1 mem[1] mem[1] mem[1] mem[1] mem[1] mem[1] mem[1] 2 mem[2] mem[2] mem[2] mem[2] mem[2] mem[2] mem[14] 7 miss miss miss hit miss miss miss miss

10 Caso 1: cache a corrispondenza diretta Indirizzi di blocco 0, 1, 2, 1, 8, 16, 8, 14, 2, 2, 1, 10, 22, 1, 8 blocco della cache = (numero blocco memoria) modulo (numero blocchi in cache) Blocco mem[8] mem[8] mem[8] mem[8] mem[8] mem[8] mem[8] 1 mem[1] mem[1] mem[1] mem[1] mem[1] mem[1] mem[1] 2 mem[2] mem[2] mem[2] mem[10] mem[10] mem[10] mem[2] mem[14] mem[14] mem[14] mem[14] mem[22] mem[22] mem[22] 7 hit hit hit miss miss hit hit Risultato totale degli accessi alla cache = 9 miss e 6 hit

11 Caso 2: cache completamente associativa Indirizzi di blocco 0, 1, 2, 1, 8, 16, 8, 14, 2, 2, 1, 10, 22, 1, 8 Cache 0 12 Memoria Un blocco della memoria può andare in qualsiasi blocco della cache Indirizzo blocco di 4 parole Etichetta Parola

12 Caso 2: cache completamente associativa Indirizzi di blocco 0, 1, 2, 1, 8, 16, 8, 14, 2, 2, 1, 10, 22, 1, 8 Blocco mem[0] mem[0] mem[0] mem[0] mem[0] mem[0] mem[0] mem[0] 1 mem[1] mem[1] mem[1] mem[1] mem[1] mem[1] mem[1] 2 mem[2] mem[2] mem[2] mem[2] mem[2] mem[2] 3 mem[8] mem[8] mem[8] mem[8] 4 mem[16] mem[16] mem[16] 5 mem[14] 6 7 miss miss miss hit miss miss hit miss

13 Caso 2: cache completamente associativa Indirizzi di blocco 0, 1, 2, 1, 8, 16, 8, 14, 2, 2, 1, 10, 22, 1, 8 Blocco mem[0] mem[0] mem[0] mem[0] mem[0] mem[0] mem[0] 1 mem[1] mem[1] mem[1] mem[1] mem[1] mem[1] mem[1] 2 mem[2] mem[2] mem[2] mem[2] mem[2] mem[2] mem[2] 3 mem[8] mem[8] mem[8] mem[8] mem[8] mem[8] mem[8] 4 mem[16] mem[16] mem[16] mem[16] mem[16] mem[16] mem[16] 5 mem[14] mem[14] mem[14] mem[14] mem[14] mem[14] mem[14] 6 mem[10] mem[10] mem[10] mem[10] 7 mem[22] mem[22] mem[22] hit hit hit miss miss hit hit Risultato totale degli accessi alla cache = 8 miss e 7 hit

14 Esercizio 3 Sia data una cache con: - 4K blocchi - ogni blocco ha 4 parole (da 4 byte ciascuna) - indirizzi di 32 bit Trovare il numero totale di bit per i tag nel caso di: - cache a corrispondenza diretta - cache set associativa a 4 vie - cache completamente associativa 14

15 Corrispondenza diretta: 4K = 2 12 blocchi TAG 12 bit 4 bit = bit 16 bit * 2 12 = 16*4 Kbit = 64 Kbit 15

16 Set associativa a 4 vie: 4K = 2 12 blocchi Þ 2 12 /4 = 2 10 insiemi TAG 10 bit 4 bit = bit 18 bit * 2 12 = 18*4 Kbit = 72 Kbit 16

17 Completamente associativa: 4K = 2 12 blocchi TAG 4 bit 32-4 = bit * 2 12 = 28*4 Kbit = 112 Kbit 17

18 Esercizio 4 Esercizio 8 del Tema d esame Calcolatori A del 25/3/2009 (soluzione disponibile sul sito)

19 Esercizio 5: miss di cache e prestazioni Si consideri un sistema dotato solamente di cache primaria (senza cache secondaria) distinta per i dati e le istruzioni. Per la cache si suppone: - una penalità di fallimento di 10 cicli di clock - una percentuale di successo del 95% per le istruzioni e del 90% per i dati Si suppone inoltre che il 40% delle istruzioni faccia accesso a dati in memoria. Si supponga che il carico sia tale che il CPI medio nel caso multiciclo risulti in assenza di miss di cache 4,04 Si calcolino il CPI effettivo ed il throughput per un processore multiciclo e per un processore con pipeline (in tal caso trascurando altre cause di stallo). Si confrontino le prestazioni delle due soluzioni progettuali.

20 Consideriamo il processore con pipeline Se avviene un fallimento di accesso alla cache (per i dati o le istruzioni) si ha un ritardo dell istruzione in cui si è verificato il fallimento: si ha un incremento dei cicli di clock pari alla penalità di fallimento di accesso alla cache (10 cicli) Dobbiamo considerare l incremento medio di CPI dovuto ai fallimenti di accesso alla cache, chiamiamo d miss questo incremento Per le istruzioni (tutte fanno il fetch): 95% percentuale di successo Per i dati: il 40% delle istruzioni faccia accesso a dati in memoria 90% percentuale di successo d miss = 0, ,4 0,1 10 = 0,9 cicli Cicli di stallo per le istruzioni Cicli di stallo per i dati Þ CPI effettivo (in assenza di altre cause di stallo): CPI = 1 + d miss = 1 + 0,9 = 1,9 Þ Throughput pipeline = 1/CPI = 1/1,9 = 0,53 istruzioni/ciclo

21 Consideriamo il processore multiciclo: In assenza di miss di cache avrei CPI = 4,04 Ma per le istruzioni che danno miss (a causa del fetch o dell accesso ai dati) si ha una penalità pari a quella del caso con pipeline: d miss = 0, ,4 0,1 10 = 0,9 cicli Þ CPI multiciclo = 4,04 + 0,9 = 4,94 Þ Throughput multiciclo = 1/CPI = 1/4,94 = 0,20 istruzioni/ciclo Quindi l incremento delle prestazioni nel caso con pipeline è 0,53/0,20 = 2,65 [Posso confrontare i throughput o, ugualmente, CPI o, ugualmente, i tempi di esecuzione: il risultato non cambia!]

22 Esercizio 6 Esercizio 2 del Tema d esame di Calcolatori B del 14 apr 2010 (NB: esercizio parzialmente già risolto nei lucidi precedenti sugli esercizi relativi alla criticità sui dati della pipeline) Soluzione δ MISS-CACHE = 0.2 * (0.9* *10) * 0.3 * (0.8* *10) = 1,268 f lw + f sw CPI = 1 + δ MISS-CACHE + δ DIP (vedi risoluzione parziale nei lucidi precedenti per il calcolo di δ DIP nei due casi richiesti) Risulta: CPI E = 2.37 CPI E+M = 2.35

23 Esercizio 7 Si consideri la CPU multiciclo usuale (istruzioni MIPS). Si assuma il seguente carico di lavoro: - Tipo-R 50 % - lw 20 % - sw 16 % - beq + j 14 % Si dispone di una cache con le seguenti caratteristiche: - f miss per le istruzioni: 2% - f miss per accesso ai dati: 4% - P miss = 100 cicli di clock Confrontare le prestazioni tra il caso reale ed il caso di cache ideale senza miss 23

24 Caso ideale CPI id = 0.2 * * * * 3 = 4.06 Caso reale CPI reale = CPI id + δ miss = * *0.04*100 = = 7.5 Dato che nei due casi T clock non cambia, nel caso ideale il processore sarebbe 7.5/4.06 = 1.85 volte più veloce 24

25 Esercizio 7 (continua) Si consideri la CPU multiciclo usuale (istruzioni MIPS). Si assuma il seguente carico di lavoro: - Tipo-R 50 % - lw 20 % - sw 16 % - salti 14 % Si dispone di una cache con le seguenti caratteristiche: - f miss per le istruzioni: 2% - f miss per accesso ai dati: 4% - P miss = 100 cicli di clock Si supponga raddoppiare la frequenza del processore: quale miglioramento in termini di prestazione si ottiene? COME PRIMA 25

26 Nel caso precedente: T es = I * 7.5 * T clock Raddoppiando la frequenza: P miss uguale in termini di tempo Þ raddoppia in termini di cicli CPI = * *0.04*200 = = T es = I * * T clock 7.5* = 1.37 volte più veloce 26

27 Commento Quanto più il processore è veloce (T clock o CPI bassi) tanto maggiore è l importanza della cache 27

28 Esercizio 8 [cfr. Es. 3, Tema d esame CALC-B del 6 aprile 06] Supponiamo di disporre sia della cache primaria sia della cache secondaria Per la cache primaria: - 95% percentuale di successo per istruzioni, 90% per i dati - Si supponga inoltre che per trasferire blocchi dalla cache secondaria alla cache primaria occorrano 4 cicli. - Penalità di fallimento (in assenza di cache secondaria): 10 cicli. Per la cache secondaria: - 94% la percentuale di successo per le istruzioni, 92% per i dati. Il carico di lavoro è tale che il 40% delle istruzioni fanno accesso ai dati in memoria (lw + sw) Calcolare CPI e Throughput per un processore con pipeline (trascurando altri stalli) 28

29 Soluzione Cicli di stallo per le istruzioni Cicli di stallo per i dati d miss = 0,05 (0, ,06 10) + 0,4 0,1 (0, ,08 10) = = 0,4 cicli Da cui, CPI = 1 + 0,4 = 1,4 Throughput = 1/1,4 = 0,71 istruzioni/ciclo 29

30 Nota all esercizio precedente: Si noti che l esercizio non specifica il tempo di trasferimento di un blocco da memoria DRAM alla cache secondaria. Bisogna quindi assumere la soluzione 2: quando si verifica un fallimento nella cache secondaria (necessariamente seguente a un fallimento nella cache primaria), la penalità di fallimento è pari a 10 cicli, ovvero quella della cache primaria: la cache primaria viene caricata parallelamente alla secondaria direttamente dalla DRAM, con la corrispondente penalità di 10 cicli (è il tempo necessario per portare il blocco mancante da DRAM a cache primaria) 30