Alessandro Gabrielli

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1 1. Progetto VHDL e scalabilità (1024p 256p) 2. Simulatore/Debugger VHDL Emulatore chip 3. Proposta approccio layout Mixed-Mode Mode 3 FASI Alessandro Gabrielli

2 1. 1. Stato del progetto VHDL 1024p-256p 256p (see 16) Matrice 64 (16) MP da 4x4, 16(8) righe e 64(32) colonne (non sintetizzabile) {scalabile 5}, ogni MP ha: 5 linee orizzontali che non scalano (Uscite pixel + OutEnable), 4 linee verticali che non scalano (ColEnable), 4+4 linee verticali che scalano (FastOr + LatchEnable), Sparsificatore in grado di leggere in parallelo gli hit sulla colonna di pixel, per ora non vede oltre 5(8) hit/colonna (DA FINIRE) {Scalabile 1 se mantiene la struttura attuale, 4 se si usa una sparsificazione gerarchica}, Decoder di MC: fa la scansione orizzontale e si ferma sui MP congelati {scalabile 5}, LatchEnableBlock: congela i MP accesi quando vede il fronte del BC {scalabile 5}, TimeStampBlock: assegna un Time di 4-bit per ogni MP {scalabile 5}, Barrel di uscita (non shifter): può leggere fino a 8 parole di 24-bit per Rdclock (see 15), in uscita scrive una sola per RDclock, per ora non gestisce la condizione di pieno (DA FINIRE) {scalabile 4 per #parole, 2 per #bit}, Adattabile in 1 mese indipendentemente dal tipo di matrice SlowControl per mascheratura MP bruciati, soft-reset ecc (DA FARE) {scalabile 5}, Unità di controllo di tutto il readout {scalabile 1}, Scalabilità Min Max Alessandro Gabrielli - BO - 2/5/07 2

3 1. Ricapitolando: progetto Bottom-Up 1. Stato del progetto VHDL 1024p-256p 256p Manca il blocco Slow-Control Matrix # pixel Matrix Area mm 2 ASIC Area mm 2 Std-Cell # Power (mw) Freq (MHz) ±50% ±50% 40 Slide Alessandro Gabrielli - BO - 2/5/07 3

4 1. 1. Stato del progetto VHDL 1024p-256p 256p Il formato della parola di uscita al momento è di 14 bit validi su 24 {8-bit vuoti 4-bit Add Parallel 16-pixel Col 2-bit vuoti 2-bit Col Add dentro MC 4-bit MC Add 4-bit TimeStamp } ({10-bit vuoti 3-bit Add Parallel 8-pixel Col 2-bit vuoti 2-bit Col Add dentro MC 3-bit MC Add 4-bit TimeStamp }) Simulazione completa ma non debuggata Alessandro Gabrielli - BO - 2/5/07 4

5 2. 2. Simulatore/Debugger VHDL Emulatore chip DEMO Alessandro Gabrielli - BO - 2/5/07 5

6 2. 2. Simulatore/Debugger VHDL Emulatore chip convertire file Monte Carlo in un formato compatibile con il simulatore VHDL, scrivere in formato testo le uscite (anche parziali) desiderate corrispondenti ai pattern di ingresso, confrontare le uscite del simulatore VHDL con i file originati dai Monte Carlo, eseguire i controlli in modo automatico e segnalare dove ci sono mismatch. Time: Clk:24 BCO:6 Tracks generated: 8 Fired pixels:12 Fired MP:9 Fired MC:7 Matrix : FILE MONTE CARLO USATO Tanti gruppi quante sone le MC Tante righe quante sono le MR... Time: Clk:29 BCO:7 Tracks generated: 7 Fired pixels:11 Fired MP:8 Fired MC:6 Matrix : Alessandro Gabrielli - BO - 2/5/07 6

7 2. Simulatore/Debugger VHDL Emulatore chip Hit# 0001 Col 010 Row 015 Step# 01 Seguiranno le informazioni del tempo e dell uscita formattata: DA FARE Hit# 0002 Col 031 Row 031 Step# 02 Hit# 0003 Col 042 Row 000 Step# 03.. USCITA SIMULATORE/DEBUGGER sparsificazione Hit# 0004 Col 047 Row 034 Step# 04.. Hit# 0005 Col 070 Row 044 Step# 05.. Hit# 0006 Col 078 Row 018 Step# 06.. DEMO Alessandro Gabrielli - BO - 2/5/07 7

8 3. Proposta approccio layout Mixed-Mode Mode Aggiunta macrocella Matrice M N alle librerie ST0.13 per SYNOPSYS-CADENCE in previsione di un futuro layout reale SYNOPSYS non esegue la sintesi della matrice che diventa una Black-Box, CADENCE vede un oggetto DI CUI NON C E IL LAYOUT: (Abstract, *.LEF, *.lib) conoscere a priori: le dimensioni finali di ogni pixel e della matrice stessa, la posizione relativa dei bus e dei layers di I/O, il timing almeno in prima approssimazione, usare interfaccia di I/O attraverso Std-Cell di libreria già caratterizzate. La logica di readout si interfaccia attraverso porte conosciute ad un oggetto dummy che verrà in un secondo tempo sostituito con la matrice reale Std-Cells Alessandro Gabrielli - BO - 2/5/07 8

9 3. Proposta approccio layout Mixed-Mode Mode Matrice 64 x 16, 1024 pixel, 50 50µm 2 each Dimensione totali Matrice µm 2 + power-rings = µm 2 Readout attuale su 4500 Std-Cells = 2700 x 70 µm 2 Dimensioni totali ASIC = µm 2 %Area (Std-Cells/ASIC) = 5% Disegno Layout Finale dell ASIC con un CUT-&-PASTE del layout finale della matrice Simulazione post-layout incrociata digitale + mixed-mode, Timing-Analysis: DA FARE!! Alessandro Gabrielli - BO - 2/5/07 9

10 .. 3. Proposta approccio layout Mixed-Mode Mode (256p) <CMD> loadconfig Scripts/Readout.conf Reading config file - Scripts/Readout.conf Loading Lef file /home/library/hcmos9gp_920/socencounter_hcmos9gp_2.2/hcmos9gp_soc.lef... Loading Lef file /home/library/hcmos9gp_920/core9gpll_snps_avt_4.1/signoff/common/lef/matrixmp8x2_gabry.lef... Initializing default via types and wire widths Loading Lef file /home/library/hcmos9gp_920/pr9m6_snps_avt_2.1.a/signoff/common/lef/pr9m6_ant.lef... Loading Lef file /home/library/hcmos9gp_920/iolib_65_m6_ll_hcmos9gp_snps_avt_7.1.a/signoff/common/lef/iolib_65_m6_ll_gabry.lef... Loading Lef file /home/library/hcmos9gp_920/iolib_65_3v3_m6_ll_50a_hcmos9gp_snps_avt_7.1/signoff/common/lef/iolib_65_3v3_m6_ll_50a.lef... Reading timing library "/home/library/hcmos9gp_920/matrix/signoff/bc_1.32v_m40c_wc_1.08v_125c/pt_lib/matrixmp8x2_gabry_worst.lib"... **WARN: Missing leakage_power_unit declaration in library "LIB_MatrixMP8x2"! The default unit nw is used. *info: Timing library reader read 1 cells in the library 'LIB_MatrixMP8x2' Reading timing library "/home/library/hcmos9gp_920/core9gpll_snps_avt_4.1/signoff/bc_1.32v_m40c_wc_1.08v_125c/pt_lib/core9gpll_best.lib"... **WARN: Missing leakage_power_unit declaration in library "CORE9GPLL"! The default unit nw is used. *info: Timing library reader read 693 cells in the library 'CORE9GPLL' *** End library loading (CPU Time= 0:00:01.3 Mem= 129.1M) ***.. **WARN: Can't create min and max cell relation for MatrixMP8x2. Cell not found in the min libraries. Starting recursive module instantiation check. No recursion found. Flattening Cell Readout... *** Netlist is unique. ** info: there are 4623 modules. ** info: there are 2262 stdcell insts. ** info: there are 1 macros. Alessandro Gabrielli - BO - 2/5/07 10

11 3. Proposta approccio layout Mixed-Mode Mode Matrice 32 x 8, 256 pixel, 50 50µm 2 each Dimensione totali Matrice µm 2 + power-rings = µm 2 (24 16-bit DataOut) Matrice 64 x 16, 1024 pixel, 50 50µm 2 each Dimensione totali Matrice µm 2 + power-rings = µm 2 3 Alessandro Gabrielli - BO - 2/5/07 11

12 Novembre 2006 Maggio 2007 Roadmap Alessandro Gabrielli - BO - 2/5/07 12

13 Luglio - Settembre - Novembre 2007 I primi pareri di ritorno (CERN, CMP) sull approccio proposto sono più che favorevoli, seppur con le cautele del caso Aggiornamento del VHDL in 3 settimane dalle specifiche Aggiornamento del simulatore/debugger in 3 settimane dalle specifiche Turn-around del layout in una settimana se cambia la matrice da M 1 N 1 a M 2 N 2, senza caratterizzazione,.. sarebbe anche interessante avere l anteprima per questo approccio sugli Fine Talk ASIC Mixed-Mode per la fisica! Alessandro Gabrielli - BO - 2/5/07 13

14 BACKUP SLIDES Alessandro Gabrielli - BO - 2/5/07 14

15 Ricapitolando: progetto Bottom-Up 1024p/256p 4500/ Stato del progetto VHDL 1024p-256p 256p Std-Cells Matrice 64(16) MP 4-bit TimeStamp per 64(16) MP Barrel_Out 24-bit 8-word Slow Control 40 MHz di partenza Singolo MP Sparsifier per lettura 1 5(1 8) pixel Sono tutti blocchi sintetizzabili tranne la Matrice 64(32) x 16(8) Decoder 64(32) MacroColonne token-like Latch Enable per 64(16) MP Control Unit Alessandro Gabrielli - BO - 2/5/07 Readout 15

16 1. Stato del progetto VHDL Barrel circolare, non shifter, sintetizzabile su FF, non usa librerie tipo DesignWare 24-bit WORD corrispondente al bus di uscita del chip, lunghezza N della coda: 8? Si gestiscono in parallelo un Puntatore_Scrittura sulla prima WORD libera ed un Puntatore_Lettura sulla prima WORD ancora da leggere N 0 WORD Puntatore Lettura 1 2 I due puntatori circolano in modo clock-wise: dopo N tornano a 0 Se i due puntatori coincidono il Barrel è vuoto e non ci sono dati da far uscire, Puntatore Scrittura Nel caso limite Puntatore Scrittura = Puntatore Lettura + N, significa che il Barrel è pieno, si mette in attesa il readout delle MC senza disattivare LatchEnable (DA FARE) 1) I bit dentro non shiftano mai, ciò che shifta sono i puntatori: limitazione del consumo, 2) Per ogni RDclock si legge una WORD che passa in uscita al chip, 3) Per ogni clock si possono scrivere, compatibilmente alle WORD libere, tante WORD quanti sono gli hit ( 8 ) di una colonna della matrice globale 4) Valido per diverse matrici: Alessandro Gabrielli - BO - 2/5/

17 1. Stato del progetto VHDL 1024p-256p 256p 2 Alessandro Gabrielli - BO - 2/5/07 17