Page 1. ElapC8 07/11/ DDC 1 ELETTRONICA APPLICATA E MISURE. C8: Synchronous serial links. Ingegneria dell Informazione

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1 Ingegneria dell Informazione C8: Synchronous serial links ELETTRONICA APPLICATA E MISURE Dante DEL CORSO AA C8 Collegamenti seriali - 2» Protocolli sincroni» Codifica e modulazione» Separazione dati/clock»esempi Synchronous protocols Data encoding and clock embedding Modulations Clock/Data recovery Examples: I2C PCI express References: D. Del Corso: Elettronica per Telecomunicazioni: cap /11/ ElapC DDC 07/11/ ElapC DDC Synchronous protocols NRZ encoding Goal keep bit synchronization Synchronization means a time reference Time reference state transition Coding or modulations suitable for clock synchronization or extraction from signal at receiver In known position at each T BIT (synchronous carrier)» Embedded clock encoding» Synchronous carrier modulations Max interval among transitions (minimum transition rate)» Bit stuffing»bxby, or BxTy Both techniques allow Clock Data Recovery (CDR) NRZ: Not Return to Zero Symbol may end with any state NRZ-L: 1 represented by a H state, 0 L state NRZ-M: 1 represented by a transition (NRZ-S: 0=trans) No transition with fixed sequences Bandwidth: 1 transition/bit Fmax = BitRate/2 07/11/ ElapC DDC 07/11/ ElapC DDC NRZ L encoding RZ encoding NRZ L direct binary data! Not return to 0 level 1: high level 0: low level Transmitted signal = bit sequence RZ: Return to Zero (unipolar) All symbols start and finish with 0 V (or other fixed state) RZ-M: 1 represented by a pulse H (Mark) (RZ-S: 0 = H) Received signal Time difference TX-RX comes from receiver sampling No transition for constant sequences (0 per M) Bandwidth: 2 transitions/bit Fmax = BitRate 07/11/ ElapC DDC 07/11/ ElapC DDC Page DDC 1

2 Guarantee transitions! MLT-3 encoding Time reference is provided by transitions NRZ and RZ: possible long interval between transitions no timing reference to resynchronize the clock at receiver Techniques to avoid sequences without transitions Embedded clock encoding» Ternary codes (MLT), Manchester codes, Bit stuffing» Insert a 0/1 in sequences of 5 1/0s Map no-transition 4-bit groups to 5-bit groups with transitions» BxBy codes (4/5, 8/10, 32/36, ) New transitions require higher channel bandwidth MultiLevel Transmission encoding, 3 levels: +, 0, - 0: no change; 1: state change, with the following rules» If previous state = + or, next = 0» If previous level = 0, next = + or -, opposite to previous one Ternary code, needs better SNR MLT-3 Bandwidth (sequence of 1s): Fmax = BitRate/4 Used for Ethernet 100Base-TX 07/11/ ElapC DDC 07/11/ ElapC DDC Manchester codes xbyb encoding Phase modulation ( phase steps; Bi-Phase L) 0: transition H L 1: transition L H One transition/bit (at least) self synchronizing Bandwidth: 2 transitions/bit Fmax = BitRate Flavors: MFM M2FM: Manchester :2 X-bit block replaced by a Y-bit block (Y > X) The new blocks guarantees» Presence of transitions» DC level = 0 (or almost 0)» Reserved codes for commands/controls Can be codified in NRZ (better use of bandwidth) Better band occupancy (% = increase in bit number) Current use (more common) 4B5B 8B10B 64B66B 07/11/ ElapC DDC 07/11/ ElapC DDC 4B5B example Modulations From 4-bit (16) to 5-bit (32) Redundancy used for: Transitions insertions DC removal Control characters: ( free 5-bit codes) 11000: start : start : halt 4B B B B Standard (analog) modulations No constraints on carrier/data rates Allows fractional carrier period/bit ratio CDR not possible Synchronous modulation (digital) Carrier/data ratio integer number Fixed phase relation carrier-bit frame CDR possible» Needs some type of carrier always ON 07/11/ ElapC DDC 07/11/ ElapC DDC Page DDC 2

3 Example of ASK modulation Example of PSK modulation ASK (PAM): Amplitude Shift Keyed 1: carrier 0: no carrier ( no CDR); 0: lower carrier CDR PSK: Phase Shift Keyed Carrier synchronous with modulation Carrier phase controlled by modulation 07/11/ ElapC DDC 07/11/ ElapC DDC C8: Synchronous serial links Sistemi digitali ad alta velocità Synchronous protocols Data encoding and clock embedding Modulations Clock/Data recovery Examples: I2C PCI express Problema: i FF richiedono tempi di setup e hold Dato stabile prima e dopo il fronte attivo del clock Difficile garantirli con clock veloci Il clock raggiunge le varie parti con ritardo diverso Presenza di skew tra dati provenienti da parti diverse Sono possibili errori di sincronizzazone (metastabilità) Zone sincrone di dimensioni limitate clock veloci locali (chip) clock più lenti di piastra Come sincronizzare le varie zone? unico clock globale moltiplicazione di frequenza locale 07/11/ ElapC DDC 07/11/ ElapC DDC Moltiplicazione del clock Sincronizzazione dati-clock Unico riferimento di frequenza per vari C.I. Clock a frequenze diverse relazione di fase nota garanzia dei tempi di setup e hold Tecnica della sintesi di frequenza (a interi) descritta nelle lezioni di Misure Elettronicche Possibilità di variare la frequenza di clock controllo di prestazioni e consumo Clock veloci confinati entro il chip Se dati e clock sono su conduttori/canali separati i diversi ritardi causano skew lo skew sposta i riferimenti temporali può causare violazioni dei tempi di setup e hold è il limite reale alla velocità di scambio delle informazioni Soluzioni ridurre la differenza dei ritardi» Equalizzazione delle connessioni (meandri, adattamento delle linee, ) portare dati e clock sullo stesso segnale» codici autosincronizzanti embedded clock + CDR» Trasmissioni asincrone 07/11/ ElapC DDC 07/11/ ElapC DDC Page DDC 3

4 Recupero dati/clock Examples of serial links Schema di principio per recupero del clock SPI: Simple, 10 MHz clock RS 232 (asynchronous) Several variations (485, ) C6 C6 I2C: Multipoint, medium speed PCI express: replaces PCI Ethernet (T100) L oscillatore di clock viene sincronizzato dalle transizioni dei dati USB CAN 07/11/ ElapC DDC 07/11/ ElapC DDC Procollo I 2 C Clock distribuito I 2 C Struttura multipunto (bus) Linee pilotate con Open Collector (OD) L prevale su H, Nessuna collisione Linea in wired-and Ogni dispositivo può prolungare lo stato L 07/11/ ElapC DDC 07/11/ ElapC DDC Formato caratteri I 2 C Allocazione canale I 2 C Transizioni dato solo con CLK in stato L Simboli di Start e Stop: Start: DATA H->L con CLK alto Stop: DATA L->H con CLK alto Fase di arbitrazione iniziale Ogni modulo invia su DATA il proprio codice di priorità Meccanismo per rivelare differenze locali/canale bit per bit» In caso di differenza, il modulo si ritira A causa del wired-and, vince chi è più vicino a /11/ ElapC DDC 07/11/ ElapC DDC Page DDC 4

5 Allocazione canale I 2 C: esempio PCI- express livello fisico Codice 1: 101ZZ; Codice 2: Il modulo 1 rileva la differenza e si ritira al CLK 3 Collegamenti punto-punto, 2,5 Gb/s ( 10 Gb/s) Full duplex (canali RX/TX separati) Coppie differenziali LV, accoppiamento AC (lane) Ridotta EMI/EMC, basso consumo Ambiente trasmissivo ben controllato Codifica 8b/10b Preenfasi per ridurre ISI Modulare: possibile collegare più lane in parallelo Diversi connettori compatibili Interrupt e altri comandi diretti con messaggi 07/11/ ElapC DDC 07/11/ ElapC DDC PCI- express connettori Pre-enfasi driver PCI express Possibile up-plugging (board N in connettore N+m) 07/11/ ElapC DDC 07/11/ ElapC DDC Specifiche driver PCI express Diagrammi a occhio PCI express 07/11/ ElapC DDC 07/11/ ElapC DDC Page DDC 5

6 Livello elettrico PCI express Lesson C8 final test Linee differenziali terminate Accoppiamento AC Verifica continuamente la presenza del ricevitore Which features distinguish a serial synchronous link? Plot examples of encodings for serial communications, including a couple of modulations with embedded clock. Which are the benefits and drawbacks of embedded clock modulations? Which is the use for BxBy or BxTy encodings? Describe a protocol with Bit stuff. Plot an example of PAM/PSK/FSK signals (01001). Describe the connections between bit rate, symbol rate, required bandwidth, for some modulation types. How can one recognize an embedded clock signal? Describe the use of Clock-Data recovery. 07/11/ ElapC DDC 07/11/ ElapC DDC Page DDC 6