F SISTEMI DI ELABORAZIONE DIGITALE DEI SEGNALI

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1 Ingegneria dell Informazione Modulo SISTEMI ELETTRONICI F SISTEMI DI ELABORAZIONE DIGITALE DEI SEGNALI F4- Metodi di progetto digitale :» Sintesi di un filtro FIR, soluzioni SW e HW» Valutazione dei parametri di confronto, velocità potenza costo 1/21/

2 Obiettivi del gruppo di lezioni F Analisi Sistemistica di soluzioni analogiche/digitali» Valutazione delle caratteristiche funzionali di schemi di elaborazione del segnale analogici e digitali» Struttura di un sistema elaborazione digitale del segnale Architettura di sistemi di elaborazione digitale del segnale» Blocchi funzionali e loro organizzazione in uno schema di elaborazione digitale» Progetto di filtri numerici e analisi delle prestazioni. 1/21/

3 Contenuti di questa lezione (F4)» Metodi di progetto digitale II:» Sintesi HW del filtro FIR: sintesi logica e mapping tecnologico; sintesi su FPGA (definizione della struttura interna di una FPGA);» Descrizione del ciclo di progetto: descrizione del circuito, schematic entry & VHDL; simulazione funzionale; mapping tecnologico: sintesi logica su differenti librerie; place and route; simulazione back annotata; programmazione del dispositivo (FPGA); test e collaudo della scheda;» Confronto tra le differenti soluzioni: valutazione della flessibiltà tra soluzioni SW o HW; rapporto tra complessità e prestazioni; valutazione dei costi di realizzazione in funzione dei volumi; 1/21/

4 PROGETTO FILTRO FIR Una realizzazione immediata del FIR può essere derivata dal filtro a media mobile: il costo HW è molto elevato fs X(n) fs X(n-1) fs X(n-i) fs X(n-20) R0 R1 Ri R20 h(0) h(1) h(i) h(20) 16 y(n) 1/21/

5 PROGETTO FILTRO FIR Progetto FIR a 21 tap: la realizzabilità del filtro garantisce che i coeff. del filtro siano simmetrici rispetto a quello centrale questo permette di ridurre a metà il numero di moltiplicatori. fs X(0) fs X(1) fs X(n-i) fs X(20) R0 R1 Rn-i R20 R0+R20 R20 Ri+Rn-i Ri h(0) h(i) 16 1/21/

6 PROGETTO FILTRO FIR Una soluzione alternativa è quella di riutilizzare un unica unità di moltiplicazione e accumulo (MAC) sfruttando anche la simmetria dei coeff. del filtro. fs X(0) fs X(1) fs X(n-19) fs X(n-20) R0 R1 R19 R20 CNT MUX 11 fs i X(i) X(20-i) h(i) Rout y(k) 1/21/ fs 6

7 PROGETTO FILTRO FIR Il blocco di calcolo richiede l introduzione di stadi intermedi di memorizzazione temporizzati con la frequenza 11fs X(0) X(1) X(n-19) X(n-20) R0 R1 R19 R20 CNT 11 fs i X(i) MUX X(20-i) registro 11 fs h(i) y(k) 1/21/

8 La realizzazione digitale del filtro può essere effettuata ricorrendo a differenti tecniche con le quali è possibile ottenere rapporti prestazioni costo molto variabili; tra queste le più interessanti sono: Realizzazione del filtro con un programma scritto in Matlab ed eseguito su un microprocessore; Realizzazione del filtro con un programma scritto in C ed eseguito su un microprocessore; Realizzazione del filtro con un programma eseguito su Digital Signal Processor (DSP) Realizzazione del filtro con HW dedicato su logiche programmabili Field Programmable Gate Array FPGA 1/21/

9 A/D A/D SW Matlab C Mobile Celeron 550 DSP Assem. DSP TI 150 D/A D/A HW A/D FPGA XILINX D/A 1/21/

10 TECNICHE DI SINTESI HW Definizione schematico SIMULAZIONE SINTESI LOGICA Descrizione VHDL strutturale Descrizione VHDL comportam. Netlist sintetizzata PIAZZAMENTO FISICO Netlist back-annot 1/21/

11 Il confronto tra le differenti soluzioni viene effettuato in funzione di alcuni parametri: Data Rate (nr. campioni filtrati al secondo) ovvero due volte la massima banda del segnale filtrato; Complessità (nr. gate) e costo; Potenza dissipata; Per il costo e la potenza dissipata risulta più conveniente, per effettuare il confronto tra le varie soluzioni, definire : Energia per campione filtrato [Joule/Sample] Unità di costo per campione filtrato [$/Sample]. 1/21/

12 Da un punto di vista sistemistico la scelta di quale tecnica implementativa sia preferibile è legata alla banda del segnale che si deve filtrare. Celeron Mat TMS 320 Celeron C FPGA XCV 300E 1K 10K 100K 1M 10M 100M Hz 1/21/

13 Confronto tra le differenti implementazioni del filtro Tap Samples / second Pd [W] Energy / sample [J] Costo $ (>1000 Unita`) $ / sample Matlab Mobile Celeron E E E-03 C Mobile Celeron E E E-05 DSP TMS E E E-05 FPGA XCV 300E E E E-06 1/21/

14 Energia Media Dissipata per Campione FPGA DSP Celeron C Celeron Mat 1.00E E E E E-08 [J/sample] 1/21/

15 Costo in $ per Campione FPGA DSP Celeron C Celeron Mat 1.00E E E E-06 [$/sample] 1/21/

16 RISPOSTA ALL IMPULSO 1/21/