pdseln 1 SISTEMI ELETTRONICI Ingegneria dell Informazione Modulo Obiettivi del gruppo di lezioni D Obiettivi di questa lezione (D2)

Transcript

1 Ingegneria dell Informazione Modulo SISTEMI ELETTRONICI D SISTEMI DI ELABORAZIONE DIGITALE DEI SEGNALI - Sommatore Digitale:» Definizione delle caratteristiche funzionali di un blocco di elaborazione digitale» Definizione delle specifiche del sommatore /19/01-1 Obiettivi del gruppo di lezioni D Analisi Sistemistica di soluzioni analogiche/digitali» Valutazione delle caratteristiche funzionali di schemi di elaborazione del segnale analogici e digitali» Struttura di un sistema elaborazione digitale del segnale Architettura di sistemi di elaborazione digitale del segnale» Blocchi funzionali e loro organizzazione in uno schema di elaborazione digitale» Progetto di filtri numerici e analisi delle prestazioni. /19/01-2 Obiettivi di questa lezione ()» Analisi del blocco di Elaborazione Digitale: con rete combinatoria, con rete sequenziale, con DSP. Convertitore ; Filtro di ricostruzione;» Progetto di un sommatore digitale: Definizione delle specifiche; Schema a blocchi delle soluzioni possibili (moltiplicazione analogica, moltiplicazione, digitale, multiplexing analogico); Problemi di rappresentazione: troncamento, saturazione; Struttura del sommatore; Struttura del moltiplicatore digitale; Utilizzo registri di temporizzazione; /19/01-3 pdseln 1

2 ELABORAZIONE DIGITALE dei SEGNALI FILTRO ANTI- SAMPLE & A/D CONDIZIONAMENTO SEGNALI ALIASING FILTRO DI RICOSTR. HOLD LATCH ELAB. DIGITALE /19/01-4 ELABORAZIONE DIGITALE I Questo blocco deve garantire che i dati della sequenza in ingresso siano elaborati in un tempo NON superiore all intervallo tra 2 dati successivi. In altri termini si deve avere un dato valido in uscita ogni 1/ =TsELABORAZIONE DIGITALE dei SEGNALI Ts Elaborazione combinatoria Din-0 Din-1 Din-2 Din-3 Tel ELAB. DIGIT. Ts /19/01-5 ELABORAZIONE DIGITALE II Il blocco di elaborazione puo lavorare in modo combinatorio a patto di garantire un dato valido ogni Ts (questo e solitamente possibile quando l elaborazione non risulta troppo pesante); alternativamente l elaborazione puo essere suddivisa in piu fasi in cascata utilizzando elementi di memoria intermedi Dato che l elaborazione deve svolgersi ogni Ts solitamente i blocchi di elaborazione digitale lavorano in modo sincrono rispetto al segnale =fck (frequenza di clock o di orologio) /19/01-6 pdseln 2

3 ELABORAZIONE DIGITALE III Ts Din Elaborazione combinatoria Din-0 Din-1 Din-2 Din-3 Tel =fck Ts Din Elaborazione sequenziale (temporizzata) Din-0 Din-1 Din-2 Din-3 Tel=2*Ts LATENZA /19/01-7 ELABORAZIONE DIGITALE IV Nel caso nel quale la funzione digitale da eseguire sui dati sia particolarmente complessa puo risultare conveniente utilizzare come blocco digitale un microprocessore o un processore per l elaborazione digitale dei segnali DSP. Din Instructions DSP L utilizzo di un DSP puo introdurre una latenza assai piu elevata rispetto a soluzioni HW dedicate C /19/01-8 LATCH Questo blocco deve garantire che il dato in uscita dal blocco di elaborazione digitale venga registrato e mantenuto stabile per un intero periodo Ts in modo da poter effettuare la conversione. Ts Din-0 Din-1 Din-2 Din-3 LATCH L Tel L /19/01-9 pdseln 3

4 CONVERTITORE Funzionalmente effettua l operazione complementare rispetto al convertitore A/D. In questo caso la sequenza di dati in ingresso viene trasformata in una sequenza di tensioni corrispondenti. Supponendo una rappresentazione in modulo del dato, la funzione realizzata dal DAC e del tipo : V = 2 b out i i i Dove i bi sono i bit della paraola da convertire con valori 0,1. /19/01 - CONVERTITORE VR Una realizzazione immediata di convertitore e quello a resistenze pesate: 2R SW 4R SW 8R SW 16R SW RF b1 b2 b3 b4 - + Vout /19/01-11 FILTRO di RICOSTRUZIONE La sequenza di tensioni all uscita del richiede un filtraggio di tipo passa-basso per ricostruire un segnale analogico di tipo continuo. Spesso prima di filtrare il segnale in uscita dal DAC viene inserito un circuito di sample & hold per ridurre l effetto dei glitch che si originano nel processo di conversione. FILTRO DI RICOSTR. S&H /19/01 - pdseln 4

5 : SPECIFICHE Si realizzi un sommatore con le seguenti caratteristiche: Funzione: Vout=5*Vin1+3*Vin2 Dinamica in ingresso Vin1=[-5V,+5V], Vin2=[-V,+V] Banda dei segnali in ingresso Hz Convertitore A/D su bit in C2, Input Range [-V,+V], tempo di conversione µs /19/01-13 SOLUZIONE 1: Utilizzo i circuiti di condizionamento per realizzare la moltiplicazione per 2 pesi che garantiscano sia il rapporto 5/3 per Vin1/Vin2 che l adattamento alla dinamica d ingresso del convertitore A/D. Per questo motivo utilizzo per Vin1 un fattore 1.66 e per Vin2 un fattore 1: in questo modo le dinamiche in ingresso ai convertitori diventano per Vin1 [-8.3,+8.3] e per Vin2 [-,+] /19/01-14 La banda dei segnali in ingresso Hz richiede una frequenza di campionamento di almeno 20Hz alla quale corrisponde un tempo di conversione di 50µs compatibile con le caratteristiche del convertitore utilizzato. Il periodo 50µs diventa quindi l intervallo nel quale eseguire l operazione di somma digitale dei due dati rappresentati su bit in C2. /19/01-15 pdseln 5

6 Vin1 *5/3 Vin2 *1 A/D A/D =20Hz /19/01-16 Il sommatore si trova in ingresso due dati su k bit con k= e deve produrre in uscita un nuovo dato significativo su k bit, in realta : +1 /19/01-17 Riportare la dinamica di uscita a bit () puo essere effettuato in HW in diversi modi: +1? trascurando il bit +1 (MSB) saturando su bit troncando l LSB arrotondando e troncando gli LSB (nel caso di troncamento di piu bit) /19/01-18 pdseln 6

7 Facendo un analogia con la somma analogica k+1 bit dei due segnali raprresentati digitalmente si ha: k bit LSB saturando max pos. bit Do max neg. bit max pos. bit max neg. bit max pos. ( +1)bit max pos. bit max neg. bit max neg. ( +1) bit /19/01-19 Si osserva che: Trascurare il bit k+1 produce un errore che puo diventare pari all intera dinamica su k bit; Saturare al massimo positivo ( ) e al massimo negativo ( ) produce un comportamento molto simile a quello analogico con un errore limitato; Troncare l LSB offre i migliori vantaggi in termini di rappresenatbilita del segnale in quanto attua uno scalamento omogeneo di un fattore 2 (questo comportamento puo essere ancora migliorato effettuando un arrotondamento prima del troncamento). /19/01-20 L elemento base per realizzare un sommatore e il FA: ci 3 bit 2^k 2^k, 2^(k+1) cout 0 1 bi ai FA sout ^k FULL-ADDER ai bi sout coout ^k 2^k 2^k 2^k+1 dec. 0*2^k 1*2^k 1*2^k 2*2^k 1*2^k 2*2^k 2*2^k 3*2^k ci /19/01-21 pdseln 7

8 b3 a3 b2 a2 b1 a1 b0 a0 /19/01-22 s4 FA FA FA FA 0 s3 s2 s1 s0 LSB Ad esempio un sommatore di due dati A e B su 4 bit puo essere realizzato mettendo in catena 4 Full Adder. Questa struttura viene detta a ripple carry ovvero il riporto viene propagato al FA successivo. Caratteristiche: strutturalmente molto semplice il ritardo complessivo puo essere molto elevato nel caso di un numero di bit in ingresso elevato. Il ritardo e proporzionale alla posizione nella catena dei riporti e il risultato e valido quando s4 diventa stabile S4 S3 S2 S1 S0 B A t /19/01-23 SOLUZIONE 2: Utilizzo i circuiti di condizionamento solo per adattare Vin1,Vin2 alla dinamica d ingresso dei convertitori A/D. Per questo motivo si utilizza per Vin1 un fattore 2 e per Vin2 un fattore 1: in questo modo le dinamiche in ingresso ai convertitori diventano per Vin1 e per Vin2 [-,+] I pesi della somma sono realizzati digitalmente utilizzando due moltiplicatori con 1=5/2 e 2=3 /19/01-24 pdseln 8

9 Vin1 *2 Vin2 *1 A/D A/D S1 S2 1 =20Hz 2 /19/01-25 L operazione di moltiplicazione digitale richiede l utilizzo di un blocco HW che presi il moltiplicando su bit (in C2) e il moltiplicatore L bit (in C2) produca in uscita un nuovo dato ancora su bit. 1 S1 L (+L)-1? Nel caso di un moltiplicatore HW, questo produce un risultato con la massima precisione su (+L) -1 bit in C2 anche in questo caso bisogna riportare l uscita su bit. /19/01-26 Struttura di un moltiplicatore parallelo per operandi A, B su 4 bit con rappresentazione in modulo: a3 a2 a1 a0 b3 b2 b1 b0 a3b0 a2b0 a1b0 a0b0 a3b1 a2b1 a1b1 a0b1 a3b2 a2b2 a1b2 a0b2 a3b3 a2b3 a1b3 a0b p6 p5 p4 p3 p2 p1 p0 /19/01-27 pdseln 9

10 MOLTIPLICATORE PARALLELO a3 a2 a1 a0 b1 b0 b2 b3?????? /19/01-28 Anche in questa soluzione del sommatore digitale l intervallo entro il quale devono essere eseguite le operazioni di prodotto e di somma e di 50 µs che non presenta alcun problema rispetto alle tecnologie attualmente disponibili: i ritardi per le quali sono di almeno 3 ordini di grandezza inferiori. In generale nelle strutture HW conviene non porre in cascata diretta blocchi complessi quali moltiplicatori e sommatori, ma interporre elementi di memoria (registri) sincronizzati su. /19/01-29 S1 S2 1 S1 R S2 R 1 R R 2 2 R /19/01-30 pdseln