Circuiti sequenziali e latch Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano A.A. 23-24 /27 Sommario Circuiti sequenziali Latch asincroni Latch sincroni SR Latch sincroni D A.A. 23-24 2/27
Ampiezza Clock di sistema Clk(t) Oscillatore (uarzo) T Tempo [s] Frequenza: numero di cicli/s Periodo: tempo necessario a completare ciclo T = /f Si misura in Hertz, Hz). Si misura in secondi, s). Tempo di salita e discesa trascurabile rispetto a quello delle porte logiche. A.A. 23-24 3/27 Perchè esiste il clock? Ogni quanto tempo possiamo presentare gli ingressi al sommatore? Dobbiamo essere ragionevolmente sicuri che il risultato sia stato calcolato ed utilizzato. Cancello davanti ai bit di A e B. A.A. 23-24 4/27
Il cancello nelle architetture FF Decod Exec R/W WB Il cancello viene inserito solamente in alcuni punti dell architettura. In questi punti si sincronizza l attività: nodi di sincronizzazione. Il clock diventa indispensabile per sincronizzare il funzionamento delle varie componenti nelle architetture retro-azionate. A.A. 23-24 5/27 Circuiti sincroni e asincroni Architettura logica sincrona: Le fasi di elaborazione sono scandite da un orologio comune a tutto il circuito (clock). Ad ogni fase di clock, la parte combinatoria del circuito ha tempo di elaborare (i segnali di percorrere il cammino critico) e quindi il circuito ha il tempo di stabilizzarsi (transitori critici). uesto deve avvenire entro il tick successivo. Progetto sincrono: il controllo dei transitori/cammini critici è limitato alla parte di circuito tra due cancelli (porte di sincronizzazione) Architettura logica asincrona: L elaborazione e propagazione dei segnali avviene in modo incontrollato, secondo le velocità di propagazione dei circuiti. Non devo mai aspettare il tick di un clock? massima velocità Progetto asincrono: Devo progettare il circuito in modo che nessun transitorio/cammino critico causi problemi? analisi di tutti i transitori critici possibili. Improponibile per circuiti con feed-back. A.A. 23-24 6/27
Utilizzo del clock Livello alto Livello basso Fronte di discesa T Periodo Fronte di salita Metodologia sensibile ai livelli: Le variazioni di stato possono avvenire per tutto il periodo in cui il clock è al livello alto (basso). Metodologia sensibile ai fronti: Le variazioni di stato avvengono solamente in corrispondenza di un fronte di clock. Noi adotteremo questa metodologia. A.A. 23-24 7/27 Architetture sequenziali I circuiti combinatori non hanno memoria. Gli output al tempo t dipendono unicamente dagli input al tempo t. Sono necessari circuiti con memoria, per consentire comportamenti diversi a seconda della situazione dell architettura. Nella memoria viene memorizzato lo stato del sistema. Un esempio classico è il distributore automatico, che deve ricordare quante e quali monete sono state inserite, e che deve comportarsi tenendo conto non solo delle monete inserite attualmente ma anche di quelle inserite in precedenza. I circuiti che hanno elementi di memoria consentono di eseguire operazioni sequenzialmente (scandite dal clock). A.A. 23-24 8/27
Sommario Circuiti sequenziali Latch asincroni Latch sincroni SR Latch sincroni D A.A. 23-24 9/27 Latch & bistabili Elemento cardine dei circuiti sequenziali è lo stato. Lo stato riassume il funzionamento negli istanti precedenti e deve essere immagazzinato (memorizzato). Necessità di elementi con memoria (bistabili -> registri -> memorie). Elemento base della memoria è il bistabile: dispositivo in grado di mantenere indefinitamente un certo valore di input ( o ). Il suo valore di uscita coincide con lo stato. L uscita al tempo t, dipende dallo stato al tempo t - e dal valore presente agli input. Tipi di bistabili: Bistabili non temporizzati (asincroni) / temporizzati (sincroni). Bistabili che commutano sul livello del clock (latch) o sul fronte (flip-flop). A.A. 23-24 /27
Principio di funzionamento A A + B B NOR Il ritardo, τ, introdotto tra la commutazione dell input e la commutazione dell output è alla base del funzionamento di un bistabile. A.A. 23-24 /27 Latch asincrono SC (o SR) Una coppia di porte NOR retro-azionate può memorizzare un bit. A.A. 23-24 2/27
Funzionamento del circuito SC Cosa succede se S = e C ->? A.A. 23-24 3/27 Tabella delle transizioni * = f(,s,c) Variabile di Stato (interna) Variabili di Ingresso (esterne) SC = No change (* = ) Clear Reset Set è l uscita del latch: stato presente. * è il valore dell uscita al tempo successivo: stato prossimo. A.A. 23-24 4/27
Tabella delle verità di SC Se considero (lo stato) e S e C come ingressi, ottengo la tabella delle verità di *: * = SC+SC+SC = SC+SC S C * A.A. 23-24 Status uo Set/Reset 5/27 Tabella delle eccitazioni * S C Data la transizione -> *, qual è la coppia di valori di ingresso che la determina? (, *)= f(s, C) A.A. 23-24 6/27
Sommario Circuiti sequenziali Latch asincroni Latch sincroni SR Latch sincroni D A.A. 23-24 7/27 Il latch SR sincrono S C C C T Si inserisce un AND tra il clock e gli ingressi. Solo quando il clock è alto i cancelli rappresentati dagli AND fanno passare gli input. Cancelli di abilitazione del latch. A.A. 23-24 8/27
Tabella delle transizioni * = f(s,c,,t) T è l uscita del latch: stato presente. * è il valore dell uscita al tempo successivo: stato prossimo. A.A. 23-24 9/27 T S C * = = Tabella delle verità T * = f(s,c,,t) = *=TSC+TSC+TSC+TSC+TSC+TSC+ TSC+TSC= _ = TC+TC +TC+TS = = T+TC+TS = T + T(C + S) A.A. 23-24 = 2/27 Status quo Cambia valore di uscita
Analisi della funzione logica sintetizzata _ * = T + T(C + S) S Status quo If S= (C=) * = *! = If C= (S=) * = + = If C=S= * = +! =! cambio stato. C C T _ T A.A. 23-24 S C _ TC _ TS 2/27 * In questo circuito ho anche effettuato delle scelte per cui viene specificata l uscita per S=C=. E un circuito più complesso. Sommario Circuiti sequenziali Latch asincroni Latch sincroni SR Latch sincroni D A.A. 23-24 22/27
Latch D sincrono Memorizza il valore presente all ingresso dati quando il clock è alto. if clk = then else * = D * = Clck D Latch-D A.A. 23-24 23/27 D La struttura del latch D S Clk C Clk D Clk basso 2 τ τ Clk alto A.A. 23-24 24/27
Tabella delle transizioni * = f(t,,d) T D = D = La funzione logica corrispondente è: _ * = TD + T * = D Status quo è l uscita del latch: stato presente. * è il valore dell uscita al tempo successivo: stato prossimo. A.A. 23-24 25/27 D Clk Tabella delle verità * = f(t,,d) T S C * = T D + T D + T D + T D = _ = T + T D D * A.A. 23-24 Status quo * = D 26/27
Sommario Circuiti sequenziali Latch asincroni Latch sincroni SR Latch sincroni D A.A. 23-24 27/27