Circuiti Digitali Appunti del Corso
Indice CENNI SULLA FISICA DEI SEMICONDUTTORI 1 Semiconduttori intrinseci (puri)... 2 Semiconduttori estrinseci (impuri)... 4 Semiconduttori di tipo P... 4 Semiconduttori di tipo N... 4 La conduzione di corrente... 5 ELETTRONICA DIGITALE 8 Fattori di Qualità di un sistema digitale... 9 Famiglie e porte logiche... 9 Famiglie Logiche Bipolari... 9 Power delay product (PDP)... 11 Porte logiche elementari e richiami sull Algebra di Boole... 11 Livelli di astrazione... 13 Introduzione ai circuiti digitali... 14 Immunità al rumore di un sistema digitale... 14 Caratteristica di trasferimento di un invertitore ideale... 15 Schemi circuitali di principio... 17 Caratteristica di trasferimento di un invertitore reale... 21 Comportamento dinamico di una porta logica... 25 L oscillatore ad anello: misura indiretta di tp... 27 Considerazioni sull interruttore reale... 29 Schema di principio dell invertitore - Calcolo di tp... 30 Schema di principio dell invertitore - Calcolo di VOL... 33 Schema di principio dell invertitore - Calcolo di PD... 33 Schema di principio dell invertitore - Parametri di costo: riepilogo e PDP... 35 Schema di principio dell invertitore - Sommario... 35 Schema di principio di un invertitore con PD,STATICA=0... 37 Schema di principio dell invertitore con PD,STATICA=0 - Calcolo di tp... 38 Schema di principio dell invertitore con PD,STATICA=0 - Calcolo di PD... 40 Schema di principio dell invertitore con PD,STATICA=0 - Calcolo del PDP... 41 Il concetto di fan-out... 41 TECNOLOGIE DEI CIRCUITI INTEGRATI 42 Introduzione... 42 Il processo fotolitografico... 42
Definizione di fotolitografia... 51 Un altro esempio: la resistenza... 53 La metallizzazione: problematiche... 56 IL TRANSISTORE MOSFET (MOS) 59 Regione ohmica o lineare... 68 Regione quadratica o non lineare... 68 Regione di saturazione o pinch-off... 68 La modulazione del canale... 71 La tensione di soglia VTH... 74 L effetto substrato (o effetto body)... 74 Note sul Level 1 di SPICE... 75 Note sull estrazione dei parametri in un transistore MOS... 78 La regione di sottosoglia (subthreshold)... 78 L autoisolamento del transistore MOS... 80 IL PROCESSO AUTOALLINEATO 81 Capacità del transistore MOS... 87 LE REGOLE DI PROGETTO (DESIGN RULES) E DI COMPOSIZIONE 90 Le regole scalabili... 92 Regole scalabili di progetto da adottare... 92 Regole scalabili di composizione da adottare... 93 Tracciato (layout) con Microwind2... 95 Le regole al micron... 101 LE LOGICHE NMOS E PSEUDO-NMOS 102 Invertitore NMOS a carico resistivo... 103 La caratteristica di trasferimento (VTC)... 104 Valutazione di VOL... 107 Invertitore NMOS EE... 111 La caratteristica di trasferimento (VTC)... 111 L effetto body di MN2... 116 Tensioni nominali VOL... 117 Tensioni nominali VOH... 118 VIL e VIH... 119 NML e NMH... 121 Analisi dinamica... 124 Potenza dissipata... 126 Prodotto ritardo - potenza dissipata... 127
IL TRANSISTORE NMOS A SVUOTAMENTO (DEPLETION) 128 INVERTITORE NMOS ED 130 La caratteristica di trasferimento (VTC)... 130 Punti notevoli della VTC... 134 V*... 134 VOB... 134 VOC... 135 VOL e VOH... 135 VIL e VIH... 136 NML e NMH... 138 Progettare un invertitore... 140 Sommario... 142 Analisi dinamica... 143 Prodotto ritardo - potenza dissipata... 147 Sistema poco vincolato... 148 Esercizio: dimensionamento di un invertitore NMOS ED... 149 Esercizio: analisi dinamica di un invertitore NMOS ED... 151 IL TRANSISTORE PMOS (MOS A CANALE P) 152 Modalità di funzionamento del PMOS... 153 La tensione di soglia VTP del PMOS... 156 Integrazione di un PMOS in un substrato di tipo P... 157 INVERTITORE PSEUDO-NMOS 159 VOL... 160 Considerazioni sul confronto NMOS ED e pseudo-nmos... 162 Esercizio: dimensionamento di un invertitore pseudo-nmos... 163 Tracciato di un invertitore pseudo-nmos con Microwind2... 165 PORTE LOGICHE ELEMENTARI (NAND E NOR) IN TECNOLOGIA NMOS E PSEUDO-NMOS 168 Dimensionamento di porte NAND e NOR... 170 NOR a 2 ingressi... 172 NAND... 175 Confronto NOR-NAND in logica pseudo-nmos (NMOS)... 176 Esercizio: dimensionamento di una porta NOR in logica pseudo-nmos... 180 Porte logiche complesse AOI e OAI in tecnologia NMOS e pseudo-nmos... 184 Porte logiche ibride in tecnologia NMOS e pseudo-nmos... 187 Esercizio 1... 189 Esercizio 2... 190
Esercizio 3... 191 Esercizio 4... 192 Esercizio proposto... 194 Esercizio 5... 194 Esercizio proposto... 196 Esercizio proposto... 196 Esercizio 6... 197 Esercizio 7... 197 Esercizio 8... 199 Esercizio proposto... 201 Esercizio proposto... 202 Esercizio proposto... 202 LOGICA A MOS COMPLEMENTARE (CMOS) 203 Introduzione... 203 L invertitore elementare CMOS... 204 La caratteristica di trasferimento (VTC)... 204 Punti notevoli della VTC... 208 V*... 208 VOB e VOC (VOB>VOC)... 208 VIL e VIH... 210 NML e NMH... 211 Analisi statica dell invertitore CMOS - Sommario... 213 Comportamento dinamico dell invertitore CMOS... 214 tphl... 214 Intervallo temporale [t=0+, t1]... 216 Intervallo temporale [t1, tphl]... 216 Considerazioni sulla variazione di VDD... 218 Capacità di carico dell invertitore CMOS... 219 Il dimensionamento dell invertitore CMOS... 220 Relazione tra tempo di propagazione tp e λ... 221 Potenza dissipata da un invertitore CMOS simmetrizzato... 222 Contributo PD dovuto alla presenza di C... 222 Contributo PD legato alla non idealità del segnale di ingresso VI... 225 Confronto tra le aliquote PD e PD... 228 Riepilogo dei principali risultati ottenuti per gli invertitori in tecnologia MOS (a rapporto e non)... 229 Tempi di propagazione... 229
Prodotto ritardo - potenza dissipata (PDP)... 230 Tracciato di un invertitore CMOS simmetrizzato ad area minima... 231 Simulazioni elettriche: confronto SPICE vs. Microwind2... 235 Realizzazione di porte logiche elementari NAND, NOR in tecnologia CMOS... 237 Porta NOR a 2 ingressi in tecnologia CMOS... 237 Porta NAND a 2 ingressi in tecnologia CMOS... 238 Porta NOR ad N ingressi in tecnologia CMOS - dimensionamento... 238 Porta NAND ad N ingressi in tecnologia CMOS - dimensionamento... 241 Confronto NOR-NAND in logica CMOS... 242 Porte logiche complesse (AOI e OAI) in tecnologia CMOS... 244 Dimensionamento di una porta complessa in logica CMOS... 245 Note teoriche sull implementazione di porte complesse in logica CMOS... 247 Esercizio 1... 249 Esercizio 2... 252 Esercizio proposto: porta ibrida in logica CMOS... 253 Esercizio proposto... 253 Esercizio proposto... 254 TECNICHE DI SCALAMENTO (SCALING) 255 Premessa... 255 Scalamento a campo costante (full scaling)... 255 Effetti dello scalamento a campo costante in logica CMOS... 260 Problematiche associate al full scaling... 261 Scalamento a tensione costante... 262 Effetti dello scalamento a tensione costante in logica CMOS... 266 Paragone tra scalamento a campo costante e a tensione costante... 267 Scalamento a frequenza costante (low-power scaling)... 268 Effetti dello scalamento a frequenza costante in logica CMOS... 269 Considerazioni relative allo scalamento del drogaggio di accettori nella regione di canale... 270 Effetti di canale corto (short channel effects)... 273 Effetti di canale stretto (narrow channel effects)... 274 STADI SEPARATORI (BUFFER) CMOS 275 Buffer costituito dalla cascata di N-1 invertitori simmetrizzati... 276 Buffer costituito da un solo invertitore... 278 Simulazione SPICE... 280 Esercizio proposto... 281 CIRCUITI COMBINATORI 282
Logica a porte di trasmissione (pass transistor)... 282 Multiplexer... 282 EX-OR (XOR, OR esclusivo o somma modulo 2) a 2 ingressi tramite multiplexer... 285 AND a 2 ingressi tramite multiplexer... 286 Problematiche della logica a pass transistor... 287 Criticità della logica a porte di trasmissione... 293 Decodificatore (decoder)... 295 Codificatore (encoder)... 299 Esercizio proposto... 300 Decodificatore con segnale di enable... 301 LE LOGICHE DINAMICHE CMOS 302 Modalità di funzionamento... 303 Capacità fluttuante (floating) durante la fase di valutazione (φ=1)... 304 Sommario... 308 Transizioni vietate degli ingressi durante la fase di valutazione (φ=1)... 309 Problematiche connesse alle porte in cascata durante la fase di valutazione (φ=1). 311 Logica Domino... 313 Logica NORA (NO RAces = assenza di corse ) o Domino N-P... 315 Logiche dinamiche - Conclusioni e osservazioni... 317 Spunto di riflessione... 317 CIRCUITI SEQUENZIALI 318 Circuiti bistabili... 318 SR-latch in logica positiva... 320 Modalità di funzionamento dell SR-latch (ricapitolazione)... 323 Tabella di funzionamento (o della verità) dell SR-latch in logica positiva... 324 Implementazione a livello transistore dell SR-latch in logica positiva... 325 SR-latch in logica positiva NMOS ED - Simulazione SPICE... 327 SR-latch in logica positiva CMOS - Simulazione SPICE (transizione proibita)... 328 SR-latch in logica negativa... 329 Modalità di funzionamento dell SR-latch in logica negativa... 330 SR-latch in logica positiva con segnale di abilitazione (clock)... 332 D-latch... 333 D-latch pass transistor in logica NMOS... 335 D-latch pass transistor in logica CMOS... 335 D-latch - Problematiche connesse alla tempificazione... 336 D-latch a porte di trasmissione - Simulazione SPICE... 337 Introduzione ai flip-flop... 339
Il flip-flop D... 339 Flip-flop D in configurazione master-slave... 340 Realizzazione di un flip-flop D in configurazione master-slave... 341 Flip-flop D - Problematiche connesse alla tempificazione... 341 Flip-flop D - Simulazione SPICE... 342 Strutture dinamiche... 344 D-latch dinamico... 344 Flip-flop D dinamico in configurazione master-slave... 345 Flip-flop D dinamico - Problematiche connesse alla tempificazione... 345 Flip-flop D dinamico a 2 fasi... 346 MEMORIE 348 Classificazione in base al tipo di accesso... 348 Classificazione in base alla modalità di lettura e scrittura... 348 Classificazione in base alla modalità di memorizzazione del dato... 349 Classificazione in base alla modalità di permanenza dell informazione... 349 Memorie ROM (Read Only Memory)... 349 Indirizzamento bidimensionale... 351 Esercizio... 353 ROM programmabili... 356 Programmable ROM (PROM)... 356 Erasable (Electrically?) Programmable ROM (EPROM) (1971)... 356 Electrically Erasable Programmable ROM (EEPROM o E2PROM) (1978)... 360 Flash (concetto: 1984; commercializzazione: 1988)... 362 Memorie RWM (Read/Write Memory)... 363 Memorie RAM statiche (SRAM) Locazione di memoria base... 364 Cella di memoria SRAM 4T... 366 Lettura nella SRAM 4T... 367 È necessaria una coppia di bit line per colonna (Parte I)?... 371 Esercizio: lettura nella cella SRAM 4T... 372 Scrittura nella SRAM 4T... 374 È necessaria una coppia di bit line per colonna (Parte II)?... 375 Cella di memoria SRAM 6T... 376 Lettura nella SRAM 6T... 376 Scrittura nella SRAM 6T... 379 Circuito di lettura/scrittura... 380 Simulazioni SPICE... 383 Lettura della cella 6T simmetrica con dimensionamento corretto... 383
Lettura della cella 6T simmetrica con dimensionamento errato... 383 Lettura della cella 6T asimmetrica con dimensionamento errato... 384 Lettura della cella 6T con la sola bit line bl e dimensionamento errato... 384 Scrittura nella cella 6T simmetrica con dimensionamento corretto ed errato... 385 Memorie RAM dinamiche (DRAM): cella 1T... 386 Scrittura nella DRAM 1T... 386 Lettura nella DRAM 1T... 387 Amplificatore OBL (Open bit line)... 389 Esercizio... 391 Esercizio... 392 LOGICHE BIPOLARI 395 Struttura del transistor BJT... 395 Saturazione... 397 IL BJT COME INVERTITORE 401 LOGICHE SATURATE... 401 Invertitore RTL... 401 Analisi sul FAN-OUT... 403 Capacità parassite associate e comportamento dinamico del BJT come invertitore RTL... 405 Analisi dinamica (saturazione > Interdizione)... 406 Invertitore DTL (Diode-Transistor-Logic)... 409 VTC del DTL... 411 Analisi Dinamica DTL... 413 Vantaggi e svantaggi della logica DTL... 413 Schema semplificato (di principio) della TTL... 414 Analisi dinamica TTL base... 416 Schema di principio TOTEM POLE... 417 L invertitore standard TTL... 419 Analisi dinamica TTL Standard... 425 Caratteristica di ingresso della TTL Standard (Analisi FAN-OUT)... 427 Caratteristiche di uscita per uscita bassa della TTL Standard... 429 Caratteristiche di uscita per uscita alta della TTL Standard... 431 Potenza Dissipata Statica in TTL Standard... 433 Porte NAND e NOR in logica TTL... 435 Rete di pull-down attiva... 436 LOGICHE NON SATURATE 439 Introduzione... 439
L Amplificatore differenziale, richiami di elettronica analogica... 439 Porta logica CML (Current Mode Logic)... 442 Dimensionamento del Circuito... 442 Porta NOR/OR a 2 Ingressi... 444 Potenza dissipata dalla porta CML... 445 Invertitore ECL(10KΩ) (Emitter Couple Logic)... 446 Dimensionamento della ECL... 447 Caratteristica di trasferimento ECL... 448 FAN-OUT della porta ECL - Caratteristica di ingresso... 450 Caratteristica di Uscita, per Uscita Alta... 451 Potenza dissipata statica nella porta ECL(10KΩ)... 453 Stadio regolatore/generatore della tensione di riferimento VR... 455 Analisi del comportamento termico qualitativo attraverso SPICE... 457 Circuito di interfacciamento TTL-ECL... 458 Circuito di interfacciamento ECL-TTL... 462 SIMULAZIONE SPICE DI CIRCUITI IN LOGICA BIPOLARE 463 Logica RTL (Resistor-Transistor Logic)... 464 Logica DTL (Diode-Transistor Logic)... 467 Schema elementare di principio di un invertitore TTL... 470 Logica TTL (Transistor-Transistor Logic)... 471 Logiche bipolari non saturate... 479 Logica CML (Current-Mode Logic)... 479 Logica ECL (Emitter-Coupled Logic)... 481