Esercizio sugli automi di Moore

Dimensione: px
Iniziare la visualizzazioe della pagina:

Download "Esercizio sugli automi di Moore"

Transcript

1 Esercizio sugli automi di Moore. Sintesi di un automa di Moore: Riconoscitore di stringhe binarie Si costruisca la macchina di Moore che riconosce in ingresso le sequenze e. La macchina riceve in ingresso bit per volta. Considerare sia il caso di parole sovrapposte ssia il caso di parole non sovvrapposte. Consideriamo il seguente esempio di segnale binario: Clock No Uscita (Non sovv.)... Si... Si Si Uscita (Sovv.)... Si Si.. Si Si Si Il sistema deve ricordare il più lungo prefisso utile per il riconoscimento delle due parole. Consideriamo il caso di parole non sovrapposte. Gli stati possibili: Stato N Descrizione Nessun prefisso utile Riconosciuto il prefisso Riconosciuto il prefisso Riconosciuto il prefisso Riconosciuto il prefisso R Riconoscuita una delle due parole Poiché le parole non sono sovvrapposte e non devo generare un uscita diversa per ognuna delle due parole da riconoscere, possiamo usare un solo stato per generare l uscita nel caso di riconoscimento. In aggiunta, per come sono fatte le stringhe da riconoscere, si nota che, passato il transitorio iniziale, ogni valore in input è sempre prefisso possibile per una delle due parole. Ne segue che lo stato N, utile come stato iniziale, non sarà mai raggiunto durante il funzionamento normale.

2 Gli ingressi sono due corrispondenti ai due livelli possibili in cui si può trovare il segnale durante il campionamento: Ingressi Descrizione Livello logico basso Livello logico alto Il sistema quindi ha le seguenti possibili uscite: Uscite No Si Descrizione Parola non riconosciuta Parola riconosciuta L STG del sistema è il seguente: N No No No No No R Si

3 La STT corrispondente è la seguente: δ λ Stato O N No No No R No R No R Si Per rappresentare i 6 stati possibili occorrono ceil(log 2 6) = 3 bit. Analogamente per rappresentare i 2 ingressi possibili occorre bit così come per le 2 uscite possibili occorre bit. Un automa di Moore è realizzabile tramite un circuito sequenziale così formato: Clk I n Rete combinatoria che realizza δ Vettore di m latch DT Rete combinatoria che realizza λ m m t O Il circuito che realizza il sistema dell esempio è quindi: Clk I Q * D Q Q δ Q * D Q λ O Q Q 2 Q 2 * D 2 Q 2

4 Per sintetizzare le funzioni stato prossimo e di uscita occorre definire una corrispondenza tra gli stati del sistema e le configurazioni possibili dei latch, così come occorre definire una mappatura per le configurazioni in ingresso ed uscita. Una possibile mappatura per gli stati può essere: Stato Q 2 Q Q N R In questa mappatura Q Q conservano l informazione sul numero di caratteri riconosciuti mentre Q 2 tiene traccia di quale parola l automa sta riconoscendo. Una possibile mappatura per le uscite può essere: Uscite O No Si Una possibile mappatura per gli ingressi può essere: Ingressi I

5 Ora è possibile trascrivere la STT sostituendo alle etichette la corrispondente configurazione: δ = Q * 2Q * Q * λ Q 2 Q Q O N R Per come sono state scelte le mappature, la funzione minima per λ risulta: O = Q Q Per calcolare δ è più comodo riscrivere la STT in forma tabellare: IQ 2 Q Q Q * 2 Q * Q * X X X X X X X X X X X X

6 Sintetizzo una funzione algebrica per Q * 2: IQ 2 Q Q Q * 2 X= X = X= X= Assegno le configurazioni indeterminate di Q * 2 in modo da semplificare la funzione risultante. E possibile notare che la parte alta della tabella è una AND sitetizzabile come ~I Q 2 ~Q. Le quattro configurazioni seguenti è una OR come I~Q 2 (Q +~Q ). Semplificando: Q * 2 = ~I Q 2 ~Q + I ~Q 2 (Q +~Q ) + I Q 2 ~Q = ~I Q 2 ~Q + I Q 2 ~Q + I ~Q 2 (Q +~Q ) = (~I + I)Q 2 ~Q + I~Q 2 (Q +~Q ) = Q 2 ~Q + I~Q 2 (Q +~Q )

7 Sintetizzo una funzione algebrica per Q * : IQ 2 Q Q Q * X= X= X= X= Si può notare che la parte alta della tabella come la parte bassa sono speculari. Ne segue che è probabile che la funzione minima coinvolga delle porte XOR: Q * = ~I (Q 2 XOR Q ) (Q 2 XOR ~Q ) + I (Q 2 XOR ~Q ) (Q 2 XOR Q ) = ~I (Q 2 XOR Q ) ~ (Q 2 XOR Q ) + I ~ (Q 2 XOR Q ) (Q 2 XOR Q ) Da notare che le XOR possono essere accorpate nel circuito allo scopo di abbassare la complessità: = ~I X ~ X 2 + I ~X X 2, X =(Q 2 XOR Q ), X 2 =(Q 2 XOR Q )

8 Sintetizzo una funzione algebrica per Q * : IQ 2 Q Q Q * X= X= X= X= Si può notare che la parte alta della tabella, corrispondente a I= coincide con Q 2 +~Q. Nella parte in basso, corrispondente a I=, invece si individua il max-termine, Q 2 +Q +~Q. Ne segue che Q * può essere scritto come: Q * = ~I (Q 2 + ~Q ) + I (Q 2 +Q +~Q.)

9 Consideriamo il caso di parole sovrapposte. Gli stati possibili: Stato Descrizione N Nessun prefisso utile Riconosciuto il prefisso Riconosciuto il prefisso Riconosciuto il prefisso Riconosciuto il prefisso R Riconosciuta la parola R Riconoscuita la parola In questo caso le parole possono essere sovvrapposte; dobbiamo usare due stati diversi per ricordare che prefisso utile abbiamo già visto. Come per il caso precedente, per come sono fatte le stringhe da riconoscere, si nota che, passato il transitorio iniziale, ogni valore in input è sempre prefisso possibile per una delle due parole. Ne segue che lo stato N, utile come stato iniziale, non sarà mai raggiunto durante il funzionamento normale. Gli ingressi sono due corrispondenti ai due livelli possibili in cui si può trovare il segnale durante il campionamento: Ingressi Descrizione Livello logico basso Livello logico alto Il sistema quindi ha le seguenti possibili uscite: Uscite No Si Descrizione Parola non riconosciuta Parola riconosciuta

10 L STG del sistema è il seguente: N No No No No No R Si R Si La STT corrispondente è la seguente: δ λ Stato O N No No No R No R No R R Si R R Si Per rappresentare i 7 stati possibili occorrono ceil(log 2 7) = 3 bit. Analogamente per rappresentare i 2 ingressi possibili occorre bit così come per le 2 uscite possibili occorre bit.

11 Un automa di Moore è realizzabile tramite un circuito sequenziale così formato: Clk I n Rete combinatoria che realizza δ Vettore di m latch DT Rete combinatoria che realizza λ m m t O Il circuito che realizza il sistema dell esempio è quindi: Clk I Q * D Q Q δ Q * D Q λ O Q Q 2 Q 2 * D 2 Q 2

12 Per sintetizzare le funzioni stato prossimo e di uscita occorre definire una corrispondenza tra gli stati del sistema e le configurazioni possibili dei latch, così come occorre definire una mappatura per le configurazioni in ingresso ed uscita. Una possibile mappatura per gli stati può essere: Stato Q 2 Q Q N R R In questa mappatura Q Q conservano l informazione sul numero di caratteri riconosciuti mentre Q 2 tiene traccia di quale parola l automa sta riconoscendo. Una possibile mappatura per le uscite può essere: Uscite O No Si Una possibile mappatura per gli ingressi può essere: Ingressi I

13 Ora è possibile trascrivere la STT sostituendo alle etichette la corrispondente configurazione: δ = Q * 2Q * Q * λ Q 2 Q Q O N R R Per come sono state scelte le mappature, la funzione minima per λ risulta: O = Q Q Per calcolare δ è più comodo riscrivere la STT in forma tabellare: IQ 2 Q Q Q * 2 Q * Q * X X X X X X

14 Sintetizzo una funzione algebrica per Q * 2: IQ 2 Q Q Q * 2 X= X= Assegno le configurazioni indeterminate di Q * 2 in modo da semplificare la funzione risultante. E possibile notare che la parte alta della tabella è una AND sitetizzabile come ~I Q 2 ~Q. La parte bassa invece è sintetizzabile come I(Q 2 +Q +~Q ). Semplificando: Q * 2 = ~I Q 2 ~Q + I (Q 2 +Q +~Q ) = ~IQ 2 ~Q + IQ 2 +I(Q +~Q ) = ~IQ 2 ~Q + IQ 2 ~Q + IQ 2 +I(Q +~Q ) = (~I+ I)Q 2 ~Q + I(Q 2 +Q +~Q ) = Q 2 ~Q + I(Q 2 +Q +~Q )

15 Sintetizzo una funzione algebrica per Q * : IQ 2 Q Q Q * X= X= Si può notare che la parte centrale della tabella, corrispondente a (I Xor Q 2 )=, segue Q. La parte esterna, corrispondente a (I Xor Q 2 )=, segue Q ~Q : Q * = (I XOR Q 2 ) Q + ~(I XOR Q 2 ) Q ~Q Q * = X Q + ~X Q ~Q, X =(I XOR Q 2 )

16 Sintetizzo una funzione algebrica per Q * : IQ 2 Q Q Q * X= X= Assegno le configurazioni indeterminate di Q * in modo da semplificare la funzione risultante. E possibile notare che la parte alta della tabella è una OR sitnetizzabile come ~I (~Q 2 + Q ) = ~I ~(Q 2 ~Q ). La parte bassa invece è sintetizzabile come I(Q 2 +Q +~Q ). Q * 2 = ~I ~(Q 2 ~Q ) + I (Q 2 +Q +~Q ) Da notare che molti termini sono in comune con la sintesi di Q* 2.

Esercizio sugli automi di Moore

Esercizio sugli automi di Moore Esercizio sugli automi di Moore 1. Sintesi di un automa di Moore: Gestione di un sistema di inscatolamento. Si vuole costruire una rete sequenziale che controlli un sistema di inscatolamento. Braccio1

Dettagli

Automi a stati finiti

Automi a stati finiti 1. Automi a stati finiti: introduzione Automi a stati finiti Supponiamo di avere un sistema che si può trovare in uno stato appartenente ad un insieme finito di stati possibili. Ex: Immaginiamo un incrocio

Dettagli

1. Automi a stati finiti: introduzione

1. Automi a stati finiti: introduzione 1. Automi a stati finiti: introduzione Supponiamo di avere un sistema che si può trovare in uno stato appartenente ad un insieme finito di stati possibili. Ex: Immaginiamo un incrocio tra due strade regolate

Dettagli

Esercizio sugli automi di Moore

Esercizio sugli automi di Moore Esercizio sugli automi di Moore 1. Realizzazione tramite MSF di una macchinetta del caffè Supponiamo di voler modellare tramite un automa astati finiti di Moore una macchinetta del caffè che rilascia un

Dettagli

Esercizio 1. Utilizzare FF di tipo D (come ovvio dalla figura, sensibili al fronte di discesa del clock). Progettare il circuito con un PLA.

Esercizio 1. Utilizzare FF di tipo D (come ovvio dalla figura, sensibili al fronte di discesa del clock). Progettare il circuito con un PLA. a Esercizio 1. Sintetizzare un circuito sequenziale sincrono in base alle specifiche temporali riportate nel seguito. Il circuito riceve in input solo il segnale di temporizzazione (CK) e produce tre uscite,

Dettagli

Circuiti sequenziali: macchine a stati finiti

Circuiti sequenziali: macchine a stati finiti Architettura degli Elaboratori e delle Reti Lezione 9 Circuiti sequenziali: macchine a stati finiti Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell nformazione Università degli Studi di Milano

Dettagli

Compito A. Esercizio 1. Esercizio 2

Compito A. Esercizio 1. Esercizio 2 Compito A Esercizio Progettare una rete sequenziale con tre uscite S C ed, ciascuna delle quali comanda l accensione di tre lampadine L L2 ed L3 (ad es. se S= L è accesa). Il ritmo del curcuito è scadenzato

Dettagli

Tutorato architettura degli elaboratori modulo I (lezione 4)

Tutorato architettura degli elaboratori modulo I (lezione 4) Tutorato architettura degli elaboratori modulo I (lezione 4) Moretto Tommaso 7 December 27 Automa di Moore Un automa di Moore può essere definito come una quintupla (S, Σ, G,, T) costituita da: un insieme

Dettagli

Esercitazione del 12/04/ Soluzioni

Esercitazione del 12/04/ Soluzioni Esercitazione del 12/04/2007 - Soluzioni 1. Automi a stati finiti: introduzione Supponiamo di avere un sistema che si può trovare in uno stato appartenente ad un insieme finito di stati possibili. Ex:

Dettagli

Reti Sequenziali. Reti Sequenziali. Corso di Architetture degli Elaboratori

Reti Sequenziali. Reti Sequenziali. Corso di Architetture degli Elaboratori Reti Sequenziali Reti Sequenziali Corso di Architetture degli Elaboratori Caratteristiche 1 Caratteristiche delle reti sequenziali Reti combinatorie: il valore in uscita è funzione (con il ritardo indotto

Dettagli

Tutorato di Calcolatori Elettronici. Corso di laurea in Ingegneria Biomedica Elettrica, Elettronica e Informatica

Tutorato di Calcolatori Elettronici. Corso di laurea in Ingegneria Biomedica Elettrica, Elettronica e Informatica Tutorato di Ing. Roberto Casula Ing. Rita Delussu casula.roberto103@hotmail.it rita.delussu2016@gmail.com Corso di laurea in Ingegneria Biomedica Elettrica, Elettronica e Informatica Progettare un riconoscitore

Dettagli

Esercizio sugli automi di Moore

Esercizio sugli automi di Moore Esercizio sugli automi di Moore 1. Sintesi di un automa di Moore: Gestione di Parcheggio. Si vuole costruire una rete sequenziale che controlli un parcheggio dotato di tre posti auto: Semaforo Entrata

Dettagli

Contatore avanti-indietro Modulo 4

Contatore avanti-indietro Modulo 4 Contatore avanti-indietro Modulo 4 Un contatore avanti-indietro modulo 4 è un dispositivo a due uscite, che genera su queste la sequenza dei numeri binari da 0 a 4 cioè: 00->01->10->11 Il sistema dispone

Dettagli

RETI LOGICHE T Ingegneria Informatica. Esercitazione 3 Reti Sequenziali Sincrone

RETI LOGICHE T Ingegneria Informatica. Esercitazione 3 Reti Sequenziali Sincrone RETI LOGICHE T Ingegneria Informatica Esercitazione 3 Reti Sequenziali Sincrone Marco Lippi (marco.lippi3@unibo.it) [Lucidi realizzati da Samuele Salti] Esercizio Sintesi RSS Si vuole progettare una rete

Dettagli

Macchine a Stati finiti

Macchine a Stati finiti Macchine a Stati finiti Prof. Alberto Borghese Dipartimento di Scienze dell nformazione borghese@dsi.unimi.it Università degli Studi di Milano /29 Sommario Macchine a stati finiti Esempio: sintesi di un

Dettagli

Logica binaria. Moreno Marzolla Dipartimento di Informatica Scienza e Ingegneria (DISI) Università di Bologna

Logica binaria. Moreno Marzolla Dipartimento di Informatica Scienza e Ingegneria (DISI) Università di Bologna Logica binaria Moreno Marzolla Dipartimento di Informatica Scienza e Ingegneria (DISI) Università di Bologna http://www.moreno.marzolla.name/ Logica binaria 2 Rappresentazione dell'informazione I calcolatori

Dettagli

NOME e COGNOME (stampatello): Compito A. Esercizio 1 (8 punti) Minimizzare l automa in tabella e disegnare l automa minimo.

NOME e COGNOME (stampatello): Compito A. Esercizio 1 (8 punti) Minimizzare l automa in tabella e disegnare l automa minimo. NOME e COGNOME (stampatello): Compito A Esercizio 1 (8 punti) Minimizzare l automa in tabella e disegnare l automa minimo. 0 1 S1 S7/01 S2/11 S2 S2/10 S3/11 S3 S0 S2/01 S4 S0 S5/01 S5 S6/10 S4/11 S6 S5/10

Dettagli

Esercizio 1 (12 punti) Minimizzare il numero di stati dell automa qui rappresentato. Disegnare l automa minimo.

Esercizio 1 (12 punti) Minimizzare il numero di stati dell automa qui rappresentato. Disegnare l automa minimo. Compito A Esercizio (2 punti) Minimizzare il numero di stati dell automa qui rappresentato. Disegnare l automa minimo. S / S 2 / S 3 / S 4 / S 5 / Esercizio 2 (5 punti) Progettare un circuito il cui output

Dettagli

Analisi e Sintesi di circuiti sequenziali

Analisi e Sintesi di circuiti sequenziali Analisi e Sintesi di circuiti sequenziali Definizione Uscite combinatorie Porte logiche combinatorie Uscite di memoria Elementi di memoria Una macchina sequenziale è un sistema nel quale, detto I(t) l'insieme

Dettagli

Sintesi Sequenziale Sincrona Sintesi Comportamentale di reti Sequenziali Sincrone

Sintesi Sequenziale Sincrona Sintesi Comportamentale di reti Sequenziali Sincrone Sintesi Sequenziale Sincrona Sintesi Comportamentale di reti Sequenziali Sincrone Il problema dell assegnamento degli stati versione del 9/1/03 Sintesi: Assegnamento degli stati La riduzione del numero

Dettagli

Calcolatori Elettronici A a.a. 2008/2009

Calcolatori Elettronici A a.a. 2008/2009 Calcolatori Elettronici A a.a. 2008/2009 RETI LOGICHE: RETI SEUENZIALI Massimiliano Giacomin 1 LIMITI DELLE RETI COMBINATORIE e RETI SEUENZIALI Le reti combinatorie sono senza retroazione: il segnale di

Dettagli

Michele Angelaccio / Berta Buttarazzi. Reti logiche. PARTE SECONDA Reti sequenziali

Michele Angelaccio / Berta Buttarazzi. Reti logiche. PARTE SECONDA Reti sequenziali A09 37 Michele Angelaccio / Berta Buttarazzi Reti logiche PARTE SECONDA Reti sequenziali Copyright MMIV ARACNE EDITRICE S.r.l. www.aracneeditrice.it info@aracneeditrice.it 00173 Roma via Raffaele Garofalo,

Dettagli

Sintesi Sequenziale Sincrona

Sintesi Sequenziale Sincrona Sintesi Sequenziale Sincrona Sintesi comportamentale di reti sequenziali sincrone senza processo di ottimizzazione Sintesi comportamentale e architettura generale Diagramma degli stati Tabella degli stati

Dettagli

Circuiti sincroni circuiti sequenziali:bistabili e latch

Circuiti sincroni circuiti sequenziali:bistabili e latch Architettura degli Elaboratori e delle Reti Lezione 8 Circuiti sincroni circuiti sequenziali:bistabili e latch Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli

Dettagli

Reti sequenziali. Nord

Reti sequenziali. Nord Reti sequenziali Nord Ovest Est Semaforo a due stati verde/rosso Sud Vogliamo definire un circuito di controllo per produrre due segnali NS ed EO in modo che: Se NS è on allora il semaforo è verde nella

Dettagli

Laboratorio di Architettura degli Elaboratori A.A. 2016/17 Circuiti Logici

Laboratorio di Architettura degli Elaboratori A.A. 2016/17 Circuiti Logici Laboratorio di Architettura degli Elaboratori A.A. 2016/17 Circuiti Logici Per ogni lezione, sintetizzare i circuiti combinatori o sequenziali che soddisfino le specifiche date e quindi implementarli e

Dettagli

Esercitazioni di Reti Logiche

Esercitazioni di Reti Logiche Esercitazioni di Reti Logiche Sintesi di Reti Sequenziali Zeynep KIZILTAN Dipartimento di Scienze dell Informazione Universita degli Studi di Bologna Anno Academico 2007/2008 Sintesi dei circuiti sequenziali

Dettagli

Tecniche di semplificazione. Circuiti digitali notevoli

Tecniche di semplificazione. Circuiti digitali notevoli Architettura degli Elaboratori e delle Reti Lezione 5 Tecniche di semplificazione Circuiti digitali notevoli F. Pedersini Dipartimento di Scienze dell Informazione Università degli Studi di Milano A.A.

Dettagli

Esercitazione del 26/03/ Soluzioni

Esercitazione del 26/03/ Soluzioni Esercitazione del 26/03/2009 - oluzioni 1. Bistabile asincrono C (detto anche R) C C ~ Tabella delle transizioni o stato prossimo: C * 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 X 1 1 1 X Configurazioni

Dettagli

Macchine sequenziali

Macchine sequenziali Macchine sequenziali Dal circuito combinatorio al sequenziale (effetto di una retroazione) x z x j Y i, Rete Comb. Y i-, z h Y i,k M Y i-,k abilitazione a memorizzare M memorizza lo stato La nozione di

Dettagli

Reti Logiche: Combinatorie e Sequenziali

Reti Logiche: Combinatorie e Sequenziali Reti Logiche: Combinatorie e Sequenziali Fabrizio Baiardi f.baiardi@unipi.it 1 Livello Elettronico -Hardware In questa parte del corso vedremo come si costruiscono dei componenti elettronici che possono

Dettagli

Macchine Sequenziali

Macchine Sequenziali Macchine Sequenziali Corso di Calcolatori Elettronici A 2007/2008 Sito Web:http://prometeo.ing.unibs.it/quarella Prof. G. Quarella prof@quarella.net Limiti delle reti combinatorie Ogni funzione di n variabili

Dettagli

x y z F x y z F

x y z F x y z F Esercitazione di Calcolatori Elettronici Prof. Fabio Roli Corso di Laurea in Ingegneria Elettronica Sommario Mappe di Karnaugh Analisi e sintesi di reti combinatorie Analisi e sintesi di reti sequenziali

Dettagli

Automa a Stati Finiti (ASF)

Automa a Stati Finiti (ASF) Automa a Stati Finiti (ASF) E una prima astrazione di macchina dotata di memoria che esegue algoritmi Introduce il concetto fondamentale di STATO che informalmente può essere definito come una particolare

Dettagli

Università degli Studi dell Insubria Dipartimento di Scienze Teoriche e Applicate. Architettura degli elaboratori Bistabili e Clock

Università degli Studi dell Insubria Dipartimento di Scienze Teoriche e Applicate. Architettura degli elaboratori Bistabili e Clock Università degli tudi dell Insubria Dipartimento di cienze Teoriche e Applicate Architettura degli elaboratori Bistabili e Clock Marco Tarini Dipartimento di cienze Teoriche e Applicate marco.tarini@uninsubria.it

Dettagli

Esercitazione 1 di verifica

Esercitazione 1 di verifica Architettura degli Elaboratori, 007-08 Esercitazione 1 di verifica Soluzione: mercoledì 10 ottobre Domanda 1 Realizzare una rete combinatoria avente quattro variabili booleane di ingresso a, b,, y e due

Dettagli

Circuiti Sequenziali & Somma FP

Circuiti Sequenziali & Somma FP Circuiti Sequenziali & Somma FP Circuiti Sequenziali : Esercizio 1 Esercizio 1: progettare una rete sequenziale per il controllo di un motore elettrico. La rete riceve in input i segnali relativi a due

Dettagli

Calcolatori Elettronici

Calcolatori Elettronici Calcolatori Elettronici RETI LOGICHE: RETI SEQUENZIALI Massimiliano Giacomin 1 LIMITI DELLE RETI COMBINATORIE Nelle reti combinatorie le uscite dipendono solo dall ingresso Þ impossibile far dipendere

Dettagli

Esercitazioni di Reti Logiche. Lezione 5

Esercitazioni di Reti Logiche. Lezione 5 Esercitazioni di Reti Logiche Lezione 5 Circuiti Sequenziali Zeynep KIZILTAN zeynep@cs.unibo.it Argomenti Circuiti sequenziali Flip-flop D, JK Analisi dei circuiti sequenziali Progettazione dei circuiti

Dettagli

Reti Logiche 1. Prof. B. Buttarazzi A.A. 2009/2010. Reti Sequenziali

Reti Logiche 1. Prof. B. Buttarazzi A.A. 2009/2010. Reti Sequenziali Reti Logiche Prof. B. Buttarazzi A.A. 29/2 Reti Sequenziali Sommario Analisi di Reti Sequenziali Sintesi di Reti Sequenziali Esercizi 3/6/2 Corso di Reti Logiche 29/ 2 Analisi di Reti Sequenziali Passare

Dettagli

a) Si scriva la tabella ingressi-uscite e per ogni mintermine individuato si scriva la forma algebrica corrispondente:

a) Si scriva la tabella ingressi-uscite e per ogni mintermine individuato si scriva la forma algebrica corrispondente: ARCHITETTURA DEI CALCOLATORI E SISTEMI OPERATIVI - ESERCIZI DI LOGICA. 30 OTTOBRE 2015 ESERCIZIO N. 1 LOGICA COMBINATORIA Si progetti in prima forma canonica (SoP) una rete combinatoria avente 4 ingressi

Dettagli

Esercitazione del 15/03/ Soluzioni

Esercitazione del 15/03/ Soluzioni Esercitazione del 15/03/2007 - Soluzioni Rappresentazioni possibili per una funzione logica: circuito logico: A B Y forma tabellare (tabella lookup): formula algebrica: A B Y 0 0 0 0 1 1 1 0 1 1 1 0 Y=

Dettagli

Sintesi di Reti Sequenziali Sincrone

Sintesi di Reti Sequenziali Sincrone Sintesi di Reti Sequenziali Sincrone Maurizio Palesi Maurizio Palesi 1 Macchina Sequenziale Una macchina sequenziale è definita dalla quintupla (I,U,S,δ,λ ) dove: I è l insieme finito dei simboli d ingresso

Dettagli

Calcolatori Elettronici Prof. Ing. Fabio Roli

Calcolatori Elettronici Prof. Ing. Fabio Roli Calcolatori Elettronici Prof. Ing. Fabio Roli Corso di Laurea in Ingegneria Elettronica Capitolo 2 Reti Logiche Fonti principali: Appunti del Docente; Stallings, W., "Architettura e organizzazione dei

Dettagli

Flip-flop, registri, la macchina a stati finiti

Flip-flop, registri, la macchina a stati finiti Architettura degli Elaboratori e delle Reti Lezione 9 Flip-flop, registri, la macchina a stati finiti Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell nformazione Università degli Studi di

Dettagli

Circuiti sequenziali e latch

Circuiti sequenziali e latch Circuiti sequenziali e latch Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano A.A. 23-24 /27 Sommario Circuiti sequenziali Latch asincroni

Dettagli

1 Carattere 1 2 Carattere 2 4 Carattere 4 X Carattere diverso da 1, 2, 4. Porta chiusa Porta aperta

1 Carattere 1 2 Carattere 2 4 Carattere 4 X Carattere diverso da 1, 2, 4. Porta chiusa Porta aperta 1. Progettare una macchina a stati finiti (di Moore) che realizza una sistema di accesso a combinazione segreta: soltanto dopo aver premuto in sequenza i tasti: 1 4 4 2, l uscita che comanda l apertura

Dettagli

Esercizi sulle Reti Sequenziali Sincronizzate

Esercizi sulle Reti Sequenziali Sincronizzate Esercizi sulle Reti Sequenziali Sincronizzate Corso di Laurea di Ing. Gestionale e di Ing. delle Telecomunicazioni A.A. 27-28 1. Disegnare il grafo di stato di una RSS di Moore avente tre ingressi A, B,

Dettagli

UNIVERSITÀ DEGLI STUDI DI FIRENZE CORSO DI LAUREA IN INFORMATICA Corso di Architettura degli Elaboratori Esercitazione del 19/01/2018

UNIVERSITÀ DEGLI STUDI DI FIRENZE CORSO DI LAUREA IN INFORMATICA Corso di Architettura degli Elaboratori Esercitazione del 19/01/2018 UNIVERSITÀ DEGLI STUDI DI FIRENZE CORSO DI LAUREA IN INFORMATICA Corso di Architettura degli Elaboratori Esercitazione del 19/01/2018 Esercizio 1 La porta di ingresso di un istituto bancario è controllata

Dettagli

Calcolatori Elettronici Prof. Ing. Gian Luca Marcialis. Algebra booleana. Operatori logici di base P AND Q = P Q

Calcolatori Elettronici Prof. Ing. Gian Luca Marcialis. Algebra booleana. Operatori logici di base P AND Q = P Q Calcolatori Elettronici Prof. Ing. Gian Luca Marcialis Corso di Laurea in Ingegneria Elettronica Capitolo 2 Reti Logiche Fonti principali: Appunti del Docente; Stallings, W., "Architettura e organizzazione

Dettagli

ESAME DI ARCHITETTURA I COMPITO A

ESAME DI ARCHITETTURA I COMPITO A ESAME DI ARCHITETTURA I COMPITO A Esercizio (6 punti) Si consideri l automa di Mealy specificato dalla seguente tabella: S S/ S S S2/ S3/ S2 S2/ S3/ S3 S/ S/ S4 S/ S S5 S2/ S3/ ) Disegnare l automa. 2)

Dettagli

COMPITO A Esercizio 1 (13 punti) Dato il seguente automa:

COMPITO A Esercizio 1 (13 punti) Dato il seguente automa: COMPITO A Esercizio 1 (13 punti) Dato il seguente automa: 1/0 q8 1/0 q3 q1 1/0 q4 1/0 q7 1/1 q2 1/1 q6 1/1 1/1 q5 - minimizzare l automa usando la tabella triangolare - disegnare l automa minimo - progettare

Dettagli

Macchine combinatorie: encoder/decoder e multiplexer/demultiplexer

Macchine combinatorie: encoder/decoder e multiplexer/demultiplexer Corso di Calcolatori Elettronici I A.A. 2011-2012 Macchine combinatorie: encoder/decoder e multiplexer/demultiplexer Lezione 12 Prof. Antonio Pescapè Università degli Studi di Napoli Federico II Facoltà

Dettagli

NUMERI NATURALI: INTERVALLO DI VALORI RAPPRESENTABILI INFORMAZIONI NUMERICHE

NUMERI NATURALI: INTERVALLO DI VALORI RAPPRESENTABILI INFORMAZIONI NUMERICHE INFORMAZIONI NUMERICHE La rappresentazione delle informazioni numeriche è di particolare rilevanza Abbiamo già discusso i numeri naturali (interi senza segno) N = { 0,1,2,3, } Dobbiamo discutere come rappresentare

Dettagli

Circuiti sequenziali

Circuiti sequenziali Circuiti sequenziali Docente teoria: prof. Federico Pedersini (https://homes.di.unimi.it/pedersini/ae-inf.html) Docente laboratorio: Matteo Re (https://homes.di.unimi.it/re/arch1-lab-2015-201.html) Sito

Dettagli

Reti Logiche Appello del 1 marzo 2011

Reti Logiche Appello del 1 marzo 2011 Politecnico di Milano Dipartimento di Elettronica e Informazione prof.ssa Anna Antola prof. Fabrizio Ferrandi prof.ssa Cristiana Bolchini Esercizio n. 1 Si consideri la macchina sequenziale sincrona a

Dettagli

Le reti sequenziali sincrone memorizzano il proprio stato in dei FF-D

Le reti sequenziali sincrone memorizzano il proprio stato in dei FF-D Reti Sincrone Le reti sequenziali sincrone memorizzano il proprio stato in dei FF-D Le variabili di stato future sono quelle all ingresso dei FF-D mentre le variabili di stato presente sono le uscite dei

Dettagli

Unita aritmetica e logica. Input e output della ALU. Rappresentazione degli interi. Rappresentazione in modulo e segno. Aritmetica del calcolatore

Unita aritmetica e logica. Input e output della ALU. Rappresentazione degli interi. Rappresentazione in modulo e segno. Aritmetica del calcolatore Unita aritmetica e logica Aritmetica del calcolatore Capitolo 9 Esegue le operazioni aritmetiche e logiche Ogni altra componente nel calcolatore serve questa unita Gestisce gli interi Puo gestire anche

Dettagli

Capitolo 6. Reti asincrone. Elaborazione asincrona Procedimenti di sintesi e analisi Memorie binarie

Capitolo 6. Reti asincrone. Elaborazione asincrona Procedimenti di sintesi e analisi Memorie binarie apitolo 6 Reti asincrone Elaborazione asincrona Procedimenti di sintesi e analisi Memorie binarie Reti sequenziali asincrone (comportamento) Elaborazione asincrona - Ogni nuovo ingresso determina: una

Dettagli

Esercizi di sintesi - Soluzioni

Esercizi di sintesi - Soluzioni Esercizi di sintesi - Soluzioni Rappresentazioni possibili per una funzione logica: circuito logico: A B Y forma tabellare (tabella lookup): formula algebrica: A B Y 0 0 0 0 1 1 1 0 1 1 1 0 Y= (NOT A)B

Dettagli

Introduzione. Sintesi Sequenziale Sincrona. Modello del circuito sequenziale. Progetto e strumenti. Il modello di un circuito sincrono può essere

Introduzione. Sintesi Sequenziale Sincrona. Modello del circuito sequenziale. Progetto e strumenti. Il modello di un circuito sincrono può essere Sintesi Sequenziale Sincrona Sintesi Comportamentale di reti Sequenziali Sincrone di Macchine Senza Processo di Ottimizzate a Livello Comportamentale Sintesi comportamentale e architettura generale Diagramma

Dettagli

Reti logiche (2) Circuiti sequenziali

Reti logiche (2) Circuiti sequenziali Reti logiche (2) Circuiti sequenziali 1 Un ripasso Algebra booleana: operatori, postulati, identità, operatori funzionalmente completi Circuiti combinatori: tabelle di verità, porte logiche Decodificatore

Dettagli

Reti logiche (2) Circuiti sequenziali

Reti logiche (2) Circuiti sequenziali Reti logiche (2) Circuiti sequenziali 1 Un ripasso Algebra booleana: operatori, postulati, identità, operatori funzionalmente completi Circuiti combinatori: tabelle di verità, porte logiche Decodificatore

Dettagli

Somma 3-bit. somma 3-bit con I/O sequenziale. somma 3-bit con I/O sequenziale. Osservazione

Somma 3-bit. somma 3-bit con I/O sequenziale. somma 3-bit con I/O sequenziale. Osservazione RETI COMBINATORIE In una rete combinatoria l uscita è funzione dei soli ingressi u = f () ADDIZIONATORE PARALLELO Addizionatore parallelo (a propagazione di riporto - ripple carry) per numeri binari di

Dettagli

Esercitazione 2 Introduzione a GATESIM

Esercitazione 2 Introduzione a GATESIM Esercitazione 2 Introduzione a GATESIM Gatesim (Logic Gate Simulator) è un simulatore di circuiti logici scritto in in C#/WPF (.NET 3.5 SP1) che permette di creare e simulare semplici circuiti costituiti

Dettagli

AUTOMA A STATI FINITI

AUTOMA A STATI FINITI Gli Automi Un Automa è un dispositivo, o un suo modello in forma di macchina sequenziale, creato per eseguire un particolare compito, che può trovarsi in diverse configurazioni più o meno complesse caratterizzate

Dettagli

Esercizi Logica Digitale,Circuiti e Bus

Esercizi Logica Digitale,Circuiti e Bus Esercizi Logica Digitale,Circuiti e Bus Alessandro A. Nacci alessandro.nacci@polimi.it ACSO 214/214 1 2 Esercizio 1 Si consideri la funzione booleana di 3 variabili G(a,b, c) espressa dall equazione seguente:

Dettagli

Circuiti di base e ALU. Lorenzo Dematte

Circuiti di base e ALU. Lorenzo Dematte Circuiti di base e ALU Lorenzo Dematte (dematte@ieee.org) Multiplexer Multiplexer Decodificatore demux CPU ALU: Arithmetic Logic Unit CU: Control Unit Aritmetica con reti logiche I circuiti realizzano

Dettagli

Macchine combinatorie: progettazione. Macchine combinatorie

Macchine combinatorie: progettazione. Macchine combinatorie Corso di Calcolatori Elettronici I A.A. 011-01 Macchine combinatorie: progettazione Lezione 13 Prof. Roberto Canonico Università degli Studi di Napoli Federico II Facoltà di Ingegneria Corso di Laurea

Dettagli

Reti combinatorie. Reti combinatorie (segue)

Reti combinatorie. Reti combinatorie (segue) Reti combinatorie Sommatore Sottrattore Reti sequenziali Generatore di sequenze Riconoscitore di sequenze Reti combinatorie PROGRAMMAZIONE Il programmatore riporta le istruzioni che il calcolatore dovrà

Dettagli

Architettura degli Elaboratori A Modulo 2

Architettura degli Elaboratori A Modulo 2 ALU Architettura degli Elaboratori A Modulo 2 ALU slides a cura di Andrea Torsello e Salvatore Orlando ( Unit ALU (Arithmetic Logic circuito combinatorio all interno del processore per l esecuzione di

Dettagli

Circuiti sincroni Circuiti sequenziali: i bistabili

Circuiti sincroni Circuiti sequenziali: i bistabili Architettura degli Elaboratori e delle Reti Lezione 8 Circuiti sincroni Circuiti sequenziali: i bistabili Proff. A. Borghese, F. Pedersini ipartimento di Scienze dell Informazione Università degli Studi

Dettagli

Introduzione a Logisim e circui2 combinatori

Introduzione a Logisim e circui2 combinatori Introduzione a Logisim e circui2 combinatori Logisim Logisim (Logic Simulator) Sito: h:p://ozark.hendrix.edu/~burch/logisim/ Download: h:p://sourceforge.net/projects/ circuit/ Logisim: schermata iniziale

Dettagli

Cenni alle reti logiche. Luigi Palopoli

Cenni alle reti logiche. Luigi Palopoli Cenni alle reti logiche Luigi Palopoli Reti con reazione e memoria Le funzioni logiche e le relative reti di implementazione visto fino ad ora sono note come reti combinatorie Le reti combinatorie non

Dettagli

Reti Logiche 1. Prof. B. Buttarazzi A.A. 2009/2010. Circuiti Addizionatori

Reti Logiche 1. Prof. B. Buttarazzi A.A. 2009/2010. Circuiti Addizionatori Reti Logiche 1 Prof. B. Buttarazzi A.A. 2009/2010 Circuiti Addizionatori Sommario Circuiti addizionatori Half-Adder Full-Adder CLA (Carry Look Ahead) 21/06/2010 Corso di Reti Logiche 2009/10 2 Addizionatori

Dettagli

ALU + Bistabili. Sommario

ALU + Bistabili. Sommario ALU + Bistabili Prof. Alberto Borghese Dipartimento di Informatica alberto.borghese@unimi.it Università degli Studi di Milano Riferimento Patterson: sezioni B.7 & B.8. 1/39 Sommario ALU: Comparazione,

Dettagli

SOLUZIONI DELLA PROVA SCRITTA DEL CORSO DI. 27 Febbraio 2001

SOLUZIONI DELLA PROVA SCRITTA DEL CORSO DI. 27 Febbraio 2001 SOLUZIONI DELLA PROVA SCRITTA DEL CORSO DI 27 Febbraio 200 MOTIVARE IN MANIERA CHIARA LE SOLUZIONI PROPOSTE A CIASCUNO DEGLI ESERCIZI SVOLTI ESERCIZIO (VO: 7 punti - NO: 8 punti) Si consideri la rete combinatoria

Dettagli

associate ai corrispondenti valori assunti dall uscita.

associate ai corrispondenti valori assunti dall uscita. 1. Definizione di variabile logica. Una Variabile Logica è una variabile che può assumere solo due valori: 1 True (vero, identificato con 1) False (falso, identificato con 0) Le variabili logiche si prestano

Dettagli

Analisi e Progetto di Macchine Sequenziali ing. Alessandro Cilardo

Analisi e Progetto di Macchine Sequenziali ing. Alessandro Cilardo Corso di Calcolatori Elettronici I A.A. 22-23 Analisi e Progetto di Macchine Sequenziali ing. Alessandro Cilardo Accademia Aeronautica di Pozzuoli Corso Pegaso V GArn Elettronici Macchine sequenziali In

Dettagli

FSM: Macchine a Stati Finiti

FSM: Macchine a Stati Finiti FSM: Macchine a Stati Finiti Introduzione Automi di Mealy Automi di Moore Esempi Sommario Introduzione Automi di Mealy Automi di Moore Esempi Sommario Introduzione Metodo per descrivere macchine di tipo

Dettagli

Reti Logiche A Appello del 9 luglio 2009

Reti Logiche A Appello del 9 luglio 2009 Politecnico di Milano Dipartimento di Elettronica e Informazione prof.ssa Anna Antola prof. Fabrizio Ferrandi prof.ssa Cristiana Bolchini Reti Logiche A Appello del 9 luglio 2009 Matricola Cognome Nome

Dettagli

PORTE LOGICHE. Si effettua su due o più variabili, l uscita assume lo stato logico 1 se almeno una variabile di ingresso è allo stato logico 1.

PORTE LOGICHE. Si effettua su due o più variabili, l uscita assume lo stato logico 1 se almeno una variabile di ingresso è allo stato logico 1. PORTE LOGICHE Premessa Le principali parti elettroniche dei computer sono costituite da circuiti digitali che, come è noto, elaborano segnali logici basati sullo 0 e sull 1. I mattoni fondamentali dei

Dettagli

Logica binaria. Cap. 1.1 e 2.1 dispensa

Logica binaria. Cap. 1.1 e 2.1 dispensa Logica binaria Cap.. e 2. dispensa Moreno Marzolla Dipartimento di Informatica Scienza e Ingegneria (DISI) Università di Bologna http://www.moreno.marzolla.name/ Logica binaria 2 / 24 Rappresentazione

Dettagli

Un ripasso di aritmetica: Rappresentazione decimale - limitazioni

Un ripasso di aritmetica: Rappresentazione decimale - limitazioni Un ripasso di aritmetica: Rappresentazione decimale - limitazioni Consideriamo la base dieci: con tre cifre decimali si possono rappresentare i numeri compresi tra 0 e 999, il numero successivo (1000)

Dettagli

Forme canoniche, circuiti notevoli, criteri di ottimizzazione

Forme canoniche, circuiti notevoli, criteri di ottimizzazione Architettura degli Elaboratori e delle Reti Lezione 5 Forme canoniche, circuiti notevoli, criteri di ottimizzazione Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università

Dettagli

Sommario. Modellizzazione Sintassi Classi di Oggetti Tipi di Dati e Operatori Package e Librerie Processi Esempi di codice VHDL VHDL Testbenches

Sommario. Modellizzazione Sintassi Classi di Oggetti Tipi di Dati e Operatori Package e Librerie Processi Esempi di codice VHDL VHDL Testbenches Fondamenti di VHDL Sommario VHDL: premessa e introduzione Modellizzazione Sintassi Classi di Oggetti Tipi di Dati e Operatori Package e Librerie Processi Esempi di codice VHDL VHDL Testbenches Premessa

Dettagli

Un ripasso di aritmetica: Conversione dalla base 10 alla base 2

Un ripasso di aritmetica: Conversione dalla base 10 alla base 2 Un ripasso di aritmetica: Conversione dalla base 10 alla base 2 Dato un numero N rappresentato in base dieci, la sua rappresentazione in base due sarà del tipo: c m c m-1... c 1 c 0 (le c i sono cifre

Dettagli

Come realizzate un AND a tre ingressi utilizzando solo porte NAND? Disegnate lo schema circuitale.

Come realizzate un AND a tre ingressi utilizzando solo porte NAND? Disegnate lo schema circuitale. COMPITO A Esercizio 1 (5 punti) Come realizzate un AND a tre ingressi utilizzando solo porte NAND? Disegnate lo schema circuitale. AND(x, y, z) = NAND(NAND(x, NAND(NAND(y, z), NAND(y, z))), NAND(x, NAND(NAND(y,

Dettagli

LOGICA SEQUENZIALE. Un blocco di logica puramente combinatoria è un. blocco con N variabili di ingresso e M variabili di uscita

LOGICA SEQUENZIALE. Un blocco di logica puramente combinatoria è un. blocco con N variabili di ingresso e M variabili di uscita LOGICA SEQUENZIALE Logica combinatoria Un blocco di logica puramente combinatoria è un blocco con N variabili di ingresso e M variabili di uscita che sono funzione (booleana) degli ingressi in un certo

Dettagli

Funzioni, espressioni e schemi logici

Funzioni, espressioni e schemi logici Funzioni, espressioni e schemi logici Il modello strutturale delle reti logiche Configurazioni di n bit che codificano i simboli di un insieme I i i n F: I S U u u m Configurazioni di m bit che codificano

Dettagli

$GGL]LRQDWRULPHWRGR &DUU\/RRNDKHDG

$GGL]LRQDWRULPHWRGR &DUU\/RRNDKHDG $GGL]LRQDWRULPHWRGR &DUU\/RRNDKHDG Salvatore Orlando & Marta Simeoni Arch. Elab. - S. Orlando 1 $GGL]LRQDWRUL Il circuito combinatorio che implementa l addizionatore a n bit è costruito collegando in sequenza

Dettagli

Reti Logiche T. Esercizi reti sequenziali sincrone

Reti Logiche T. Esercizi reti sequenziali sincrone Reti Logiche T Esercizi reti sequenziali sincrone ESERCIZIO N. Si esegua la sintesi di una rete sequenziale sincrona caratterizzata da un unico segnale di ingresso (X) e da un unico segnale di uscita (Z),

Dettagli

Progetto di Contatori sincroni. Mariagiovanna Sami Corso di reti Logiche 8 Anno

Progetto di Contatori sincroni. Mariagiovanna Sami Corso di reti Logiche 8 Anno Progetto di Contatori sincroni Mariagiovanna Sami Corso di reti Logiche 8 Anno 08 Introduzione Per le reti sequenziali esistono metodologie di progettazione generali, che partendo da una specifica a parole

Dettagli

Macchine Sequenziali

Macchine Sequenziali Macchine Sequenziali CORSO DI CALCOLATORI ELETTRONICI I CdL Ingegneria Biomedica (A-I) DIS - Università degli Studi di Napoli Federico II Tassonomia dei circuiti digitali Circuiti combinatori» Il valore

Dettagli

I circuiti sequenziali

I circuiti sequenziali Elementi di logica digitale I circuiti sequenziali I circuiti combinatori non hanno memoria. Gli output dipendono unicamente dagli input. ono necessari circuiti con memoria, che si comportano in modo diverso

Dettagli