Software Defined Radio

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1 Software Defined Radio Dr. Ing. Alessandro Di Nepi Università degli Studi Roma TRE Dipartimento di Elettronica Applicata Laboratorio di Telecomunicazioni Agenda Architettura Software Defined Radio Radio Front-End Radio Back-End Front-End Digitale Processing in Banda Base Tecnologie per piattaforme SDR Radio Description Language Esempi: GNURadio 1

2 riferimenti Paul Burns. Software Defined Radio for 3G. Artech House, Walter H. W. Tuttlebee. Software Defined Radio: Enabling Technologies. John Wiley & Sons, Walter H. W. Tuttlebee. Software Defined Radio: Baseband Technologies for 3G Handsets and Basestations. John Wiley & Sons, Software defined radio forum. Gnu radio project. introduzione Rete di telecomunicazione: complesso di mezzi che, attraverso le risorse tecniche ed operative necessarie, consente ai suoi utenti il trasferimento dell informazione Satellite Zone 4: Global Zone 3: Suburban Zone 2: Urban Zone 1: In building World cell Macro cell Micro cell Pico cell 2Gs: Satellite networks public mobile & fixed networks private residential & fixed networks 2

3 Motivazioni Ampia varieta di sistemi di comunicazione wireless differenti frequenze operative, tecniche di modulazione, tecniche di codifica, protocolli, etc.; Ogni sistemi richiede terminali ed infrastrutture dedicate Algoritmi simili Potenza di calcolo a disposizione standard radio 3

4 requisiti Frequenze operative Stessi standard presentano differenti frequenze operative a seconda dell area geografica Terminali multi-band Nuovi standard (UMTS, WLAN) Applicazioni VoIP basate su piattaforme multi-standard 4

5 Applicazioni Algoritmi comuni Stima del tempo di arrivo Schemi di Modulazione Codificatori Servizi Comuni GPS GALILEO UMTS Riutilizzo delle piattaforme esistenti per realizzare servizi multi-standard SOFTWARE DEFINED RADIO Software Defined Radio Possibile soluzione: Software Defined Radio: insieme di tecnologie Hardware e Software che permettono di ottenere architetture riconfigurabili per reti e terminali wireless; Utilizzo dello stesso HW per diverse funzioni; Configurazione dinamica a seconda del contesto operativo; Si ottiene con: Hardware flessibile ; Livello di interfaccia Software 5

6 IL RICEVITORE SDR IDEALE BPF LNA X BPF A/D AGC XDSP LPF A/D DSP LO VCO DOMINIO RF DOMINIO DIGITAL IF BANDA BASE Vantaggi: Assenza di messa a punto, fenomeni di invecchiamento, economicita Flessibilita, Portabilita, Compatibilita e riutilizzo del SW. Campionamento IF Si sfrutta il fenomeno dell aliasing per campionare direttamente il segnale RF, ottenendo una replica in banda base dello spettro del segnale. P XX (f) 2W f s > 2W f s = f 0 /k f f 0 BW > f 0 P DD (f) BPF LNA A/D LPF DIGITALE 2W f s << f 0 0 f 6

7 Stato dell Arte FEC (Frame Error Correction) Modulation & Mapping DDC Reed-Solomon & FILTER FFT (Fast FRAME Fourier Transform) De-Interleaver Down-Conversione Antenna Voice digitale NCO ADC Sezione RF (Numeric Controlled Oscillator) Viterbi Filtraggio Wideband Data e Decimazione Demodulatore Decoder Ampiezza Filtraggio di banda (200MHz) Turbo AGC Digitale Multi-band Correlatore Decoder Alte Conversione Video velocita IF (100MS/s) CRC Basse Perdite Alte Amplificazione risoluzioni (12-14 bit) Virgola fissa Virgola su HW mobile dedicato su DSP (ASIC o FPGA) Virgola Fissa su FPGA Virgola fissa/mobile Analogica su FPGA o DSP veloci RF A/D DDC & FILTER MODULATION & MAPPING FEC FRAME BUS DI CONTROLLO PC PC Controllo Interfaccia utente MAPPATURA Bluetooth UMTS Fisico MAC Rete Applicazioni & Servizi SW HW Java VM RDL RTOS (Real Time Operative System) HAL (Hardware Abstraction Level) ASIC FPGA DSP GPP RF A/D DDC & FILTER MODULATION & MAPPING FEC FRAME 100MS/s 500KS/s 50Kb/s 10Kb/s 8Kb/s 7

8 Riprogrammabilita Programma Applicativo Compilatore File Eseguibile RTOS Libreria up UI DSP FW HDL Code Bug Fixes Aggiornamenti NuoviServizi Applicazioni SW Algoritmi DSP Coefficienti dei filtri FunzioniHW API, Drivers HW FPGA DSP up up Software DSP Firmware FPGA Bit Stream Localizzazione SU SDR Implementazione di un ricevitore g con integrati i servizi di localizzazione su piattaforma SDR A/D Correzione Offset Frequenza FFT 64 Punti Descrambler Correzione Offset Fase Demodulazione QAM, QPSK FPGA Kalman Filter Viterbi Decoder DSP Tempo di arrivo Dati 8

9 Architettura sistema radio Antenna: interfaccia col mezzo RF Front-End End: filtraggio e conversione A/D, D/A Banda Base: Elaborazione del segnale Controllore: gestione dei sotto-sistemi sistema radio High Speed SP: modulazione/de-modulazione Low Speed SP: protezione errore (co/decodifica) Protocol Stack: gestione canale Controllo locale: gestione HW, SW Human Interface: periferiche I/O utente 9

10 Evoluzione sistema radio SISTEMA RADIO TRADIZIONALE Campionamente secondo Nyquist Tecniche DSP solo per banda base Utilizzato in TACS (ITALY) e AMPS (USA) con Frequency Division Multiplexing. 10

11 Ultimate SDR Campionamente IF (A/D e D/A wideband) Tecniche DSP utilizzate per tutte le funzioni Terminali multibanda e multimodo STAto dell arte SDR Front-End a banda larga Campionamento IF di intere porzioni di spettro Tecniche DSP utilizzate per le funzioni a basso bit rate Terminali multibanda e multimodo 11

12 PArtizionamento parte digitale High Speed: Filtraggio, up/down-conversione, NCO, modulazione Low Speed: co/decodifica, interleaving, mapping, frame processing Partizionamento funzionale Il sistema SDR puo essere partizionato funzionalmente in due parti: RADIO FRONT-END si occupa dell elaborazione RF analogica ANTENNA SEZIONE RF (analogica) ADC e DCA RADIO BACK-END si occupa del processing digitale del segnale 12

13 Radio back-end Front-end Digitale (DFE) Processing in Banda Base Hardware per SDR La piattaforma ideale per il SDR e costituita da DSP programmati con SW Processing Load per la gestione di un canale UMTS a 384Kbps Alcuni compiti vanno ancora svolta con HW dedicato 13

14 Performance vs capability ASIC (Application Specific IC) FPGA (Field Programmable Gate Array) DSP (Digital Signal Processor) GPP (General Porpouse Processor) Technology evolution 14

15 Hardware per SDR Non esiste una tecnologia migliore di un altra I diversi dispositivi offrono diversa granularità Il progetto di un sistema efficiente si ottiene utilizzando un mix dei dispositivi in modo da massimizzare la flessibilità col minor consumo parallelismo In alcuni casi avere a disposizione strutture a granularità fine consente di sfruttare il parallelismo insito in un algoritmo per aumentare la velocità 15

16 Fpga vs dsp ASIC: introduzione Gli ASIC sono circuiti integrati dedicati a svolgere particolari funzioni Forniscono la soluzione piu efficente in termini di area occupata e consumo Non sono riconfigurabili Hanno un ciclo di sviluppo molto lungo (1-2 anni) Il costo di sviluppo è molto alto (100K$) Non possono essere testati se non alla fine del ciclo di sviluppo come prodotto finito Frequenze operative dell ordine di 100MHz 16

17 ASIC: tecnologia Sono costituiti da una matrice di porte logiche configurabili dall utente Il progettista decide quali porte mettere e come collegarle per svolgere particolari funzioni Il circuito viene dato alla fonderia che si occupa della costruzione ASIC: flusso di sviluppo 17

18 ASIC: descrizione vhdl La descrizione del circuito viene fatta attraverso Hardware Description Language (VHDL o Verilog) Forniscono diversi livelli di astrazione: Behavioral RTL (sintetizzabile) Strutturale Modellano strutture HW digitali Portabilità ASIC: descrizione vhdl entity rsff is port ( set :in bit; reset : in bit; q,qb : buffer bit ); end rsff; set reset a b a b c c RSFF q qb architecture rsff_struct_a of rsff is component nand_gate port ( a, b : in bit ; c : out bit ); end component ; begin nand_1: nand_gate port map ( a => set, b => qb, c => q ); nand_2: nand_gate port map ( a => reset, b => q, c => qb ); end rsff_struct_a ; 18

19 ASIC: simulazione Il circuito viene simulato verificando che le funzionalità vengono imlpementate nel modo desiderato A CLK C B 0 B D_EXT d DFF D clk 1 q Q 3 2 ASIC: sintesi Particolari software, detti sintetizzatori, traducono la descrizione in un circuito costituito da porte logiche che svolge la funzione voluta 19

20 fpga: introduzione Le FPGA sono circuiti HW configurabili Sono costituiti da una matrice di blocchi configurabili e da una rete di interconessione programmabile I circuiti vengono partizionati in blocchi logici, mappati e routati fpga: schema 20

21 fpga: introduzione La granularità e più grossa rispetto agli ASIC Forniscono unaa soluzione meno efficente in termini di area occupata e consumo rispetto agli ASIC Vengono programmate specificando la funzione dei singoli blocchi e come questi vengono collegati tra loro e con i pin di I/O Hanno un ciclo di sviluppo breve (<1 anno) Basso costo di sviluppo (<10K$) Possono essere testati durante il design Frequenze operative minori di 100MHz fpga: stato dell arte Il segmento delle FPGA è quello a crescita maggiore nell industria dei semiconduttori Due grandi società in contrapposizione fra loro: Xilinx Altera Integrazioni di macro hard-wired e soft-wired sempre piu complesse: DSP blockset GPP Collegamenti Hi-speed RAM FIFO Protocol interface (USB, FireWire) 21

22 fpga: flusso di sviluppo fpga: altera 22

23 fpga: altera apex 20K fpga: altera apex 20K 23

24 fpga: altera apex 20K fpga: altera apex 20K le 24

25 fpga: altera apex 20K le fpga: xilinx virtex 4 25

26 fpga: xilinx virtex 4 CLB xdsp PowerPC 405 dsp: introduzione I DSP sono processori che eseguono in maniera molto efficiente operazioni MAC Il processing avviene eseguendo un particolare programma: si caricano i dati dalla memoria, si eseguono calcoli e si scrive risultato in memoria Inizialmente programmati in Assembler per le migliori performance, oggi si usa il C Semplicemente caricando un nuovo programma si cambia il compito eseguito Offrono flessibilità a scapito dell efficienza Parallelismo SIMD 26

27 dsp: stato dell arte dsp: flusso di sviluppo 27

28 dsp: debug dsp: TI TMS320C

29 dsp: TI TMS320C6000 dsp: TI TMS320C6000 Basata su un architettura VLIW (Very Long Instruction Word) 64 registri a 32 bit Memoria cache a 2 livelli Più unità in parallelo permettono di eseguire operazioni multiple per ciclo di clock: 2 motliplicatori a 32 bit e 6 ALU indipendenti Co-processori: Viterbi Co-Processor (VCP): configurabile, supporta fino a 500 8Kbps canali voce AMR Turbo Co-Processor (TCP): configurabile, supporta fino a 6 canali UMTS a 2Mbps o 32 a 384Kbps 29

30 dsp: TI TMS320C6000 Internal Memory External Memory Internal Buses Central Processing Unit PE R IP H ER A LS dsp: TMS320C6000 instruction set Arithmetic ABS ADD ADDA ADDK ADD2 MPY MPYH NEG SMPY SMPYH SADD SAT SSUB SUB SUBA SUBC SUB2 ZERO Logical AND CMPEQ CMPGT CMPLT NOT OR SHL SHR SSHL XOR Bit Mgmt CLR EXT LMBD NORM SET Data Mgmt LDB/H/W MV MVC MVK MVKL MVKH MVKLH STB/H/W Program Ctrl B IDLE NOP 30

31 dsp: TMS320C6000 ADDRESS Space Byte Address 0000_ K x 8 Internal (L2 cache) External Memory Async (SRAM, ROM, etc.) Sync (SBSRAM, SDRAM) 0180_ _ _0000 A000_0000 B000_0000 FFFF_FFFF On-chip Peripherals M x 8 External 256M x 8 External 256M x 8 External 256M x 8 External Internal Memory Unified (data or prog) 4 blocks - each can be RAM or cache Level 1 Cache 4KB Program 4KB Data Not in map 4K P CPU 4K D 64K L2 dsp: TMS320C6000 data path Internal Memory A D A D External Interface x32 Peripherals A D x32 Program Addr Program Data Data Addr - T1 Data Data Data Addr - T2 Data Data DMA Addr - Read DMA Data - Read DMA Addr - Write DMA Data - Write x32 x256 x32 - T1 x32/64 x32 - T2 x32/64 x32 x32 x32 x32 PC A regs B regs DMA C67x can perform 64-bit data loads. 31

32 dsp: AD tiger shark gpp: introduzione I GPP sono processori RISC general porpouse Elevata frequenza di clock (2GHz) Il processing avviene eseguendo un particolare programma: si caricano i dati dalla memoria, si eseguono calcoli e si scrive risultato in memoria Programmati con linguaggi ad alto livello Soluzione meno efficiente ma più versatile Parallelismo SIMD e multi-core Estensioni a 64 bit 32

33 gpp: stato dell arte Tre grandi contendenti: IBM PowerPC Intel Pentium IV AMD Athlon64 Possono implementare funzioni complesse solo su blocchi a basso bit rate (decodifica FM) Generalmente vengono utilizzati per controllo e frame processing gpp: flusso di sviluppo Ambiente di sviluppo formato da compilatore, debugger e loader; Lo sviluppo puo essere fatto su una piattaforma diversa da quella di destinazione: ad es. si sviluppa codice PowerPC (target) su architetture x86 (host). Il codice viene poi caricato sulla macchina target come un normale programma eseguibile. Si possono realizzare piattaforme SDR molto semplici per bassi bit rate utilizzando convertitori A/D e D/A della scheda audio 33

34 Architettura software Viene resa indipendente dallo strato HW attraverso l uso: Hal API, drivers Per riutilizzare il SW bisogna prevedere: Moduli parametrici Massimizzare le similitudini fra le diverse interfacce La programmabilità ad alto livello è ottenuta con compilatori linkati allo strato HW riconfigurabilità Può essere ottenuta in due modi: Staticamente all accensione il sistema può essere riconfigurato per gestire: Una nuova interfaccia radio Nuove funzionalità Dinamicamente, mentre il sistema è in funzione vengono cambiati alcuni parametri dei sottoblocchi Guadagno dell AGC Banda dei filtri Frequenza di demodulazione 34

35 rdl E un linguaggio compilato per descrivere signal processing graphs Offre due tipi di costrutti: Modules: costituiscono gli elementi di processing del sistema Assemblies: sono grafi costituiti da moduli e sottoassembly collegati fra loro per realizzare funzioni di processing Altri oggetti: Porte: interfaccia del modulo verso l esterno Stream: rappresenta un collogamento dove passano i dati Canale: descrive il messaggio che viaggia in uno stream Rdl: assembly 35

36 Piattaforme software defined radio Diverse piattaforme software defined radio Non esiste uno standard E possibile implementare piattaforme custom a seconda delle esigenze Stessi algoritmi SW vengono implementati su piattaforme HW diverse a seconda della complessità gnuradio Piattaforma SW definita come open source ( PC 36

37 Universal software radio peripheral Utilizzata nella piattaforma GNURadio Utilizzata come front-end RF e high-speed backend per la ricezione e trasmissione Convertitore A/D 64MSps, 12 bit, 200MHz Convertitore D/A 128MSps, 14 bit È corredata di una FPGA Altera CICLONE Si interfaccia ad un PC che esegue i compiti di signal processing attraverso una porta USB 2.0 Non è previsto alcun DSP Sistema modulare, asservito ad un PC Costo contenuto ($450) Universal software radio peripheral 37

38 Universal software radio peripheral 4 converitori A/D 4 convertitori D/A Interfaccie RF su daugtherboard dual raw coax connection dual MHz RX, 8 MHz IF bandwidth MHz amateur band RX + TX MHz amateur band RX + TX GHz amateur band RX + TX GHz amateur band RX + TX Universal software radio peripheral Il fattore che limita maggiormente il sistema è la banda disponibile per il collegamento col PC: la porta USB fornisce un throughput di 32MB/s half-duplex Il formato di I/O e 16bit per le componenti I e Q (rappresentazione complessa), risultante in un flusso di 8M campioni complessi al secondo sulla porta USB. Questo fornisce un ampiezza di banda totale di 6MHz. L FPGA puo implementare fino a 4 up-convertitori e 4 downcontertitori: questo permette di estrarre 1, 2 o 4 canali contemporaneamente dal segnale RF fornito dalla daughterboard. 38

39 Flex radio SDR-1000 Piattaforma HW/SW da interfacciare ad un PC SW proprietario su piattaforma Windows Supportata in GNURadio 2.0 Flex radio SDR

40 Flex radio SDR-1000 Flex radio SDR-1000 Banda 11KHz-65MHz general coverage receiver Il controllo dei parametri viene fatto attraverso la porta parallela A/D e D/A converter nella scheda audio 40

41 Flexcom SDR-3000 Piattaforma HW/SW in standard cpci ( r_3000.asp) Famiglia di schede contenti FPGA, DSP, RF, ADC e DCA Parte SW proprietaria Supporta fino a 4 canali indipendenti, half o full duplex, tra 500KHz e 3GHz con una banda IF fino a 16MHz Flexcom SDR

42 Flexcom SDR-3300: RF 4 ADC 14bit@80MHz 4 DAC 14bit@160MHz Flexcom SDR-3350: RF 2 ADC AD bit@200MHz 2 ADC AD bit@200MHz 42

43 Flexcom SDR-3100: FPGA Flexcom SDR-3500: GPP (powerpc g4) 43

44 Flexcom SDR-8310: DSP (TMS320C64x) La vostra piattaforma Potete progettare e costruire la vostra piattaforma software defined radio su componenti commerciali 44