Work flow Elettronica di acquisizione

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1 Work flow Elettronica di acquisizione USB INTERFACE rej DAQ rej DAQ y in y in 1b 4b 2b 3b rej y in DAQ rej y in DAQ 9 vs 9 moduli di rivelazione FPGA COINCIDENCE UNIT TTL I/O rej DAQ y in 1a 2a rej y in DAQ rej DAQ y in 4a 3a y in DAQ rej Design globale realizzazione realizzazione schede DAQ 100% 100% 100% 50% realizzazione schede coincidenza e mainboard Acquisition software Firmware per test board 25% Firmware scritto in collaborazione con Universidad Politecnica de Madrid 1

2 Test board In parallelo è stato portato avanti uno sviluppo di schede fatte in casa che siano un prototipo di sistema di acquisizione a 2 teste con quasi le stesse funzionalità del sistema grande Scheda di coincidenza: 1 vs. 1 tubi Scheda di alimentazione e interfaccia (IO-power) Scheda di acquisizione con FPGA: basata su una scheda commerciale Opal Kelly con FPGA Spartan III. DAQ rej y in 1b 1b y in DAQ rej Coincidence unit Opal Kelly FPGA + USB Motherboard 2

3 1 vs 1 test board DAQ boards (AGE) Coincidence board I/O power board Commercial FPGA/USB board 3

4 SIstema di acquisizione 9+9 Anger-like signals Host PC MAINBOARD USB DAQ 1A DAQ 2A DAQ 3A DAQ 9A coincidence triggers 1A 2A 3A Timing signals Controller Master FPGA Coincidence Network 9A DAQ 1B DAQ 2B DAQ 3B DAQ 9B Timing signals 1B 2B 3B 9B Anger-like signals 4

5 Work flow Elettronica di acquisizione Progettazione e realizzazione Test board + coinc (1 vs. 1) Firmware per test board Acquisition software 100% 75% 50% Risultato: 1MHz count rate Design globale realizzazione realizzazione schede DAQ realizzazione schede coincidenza e mainboard 100% 100% 100% 50% Acquisition software Firmware per test board 25% Firmware scritto in collaborazione con Universidad Politecnica de Madrid 5

6 DAQ board X1 DELAY LINE BUF ADC ADC 12 bit X2 DELAY LINE BUF ADC FPGA on board Altera Cyclone II FIFO W TO INTERFACE Y1 DELAY LINE BUF ADC Y2 DELAY LINE BUF ADC GATE CLR CONV TRG REJ P-UP D-CO CONTROL LOGIC MRK LATCH Schema della scheda DAQ 6

7 Combinatorial network Progettata per 9 contro 9 unita ns timing window Le coincidenze sono ottenute con porte fast PECL AND In principio servirebbero O(n 2 ) AND. Usando un OR cablato abbiamo ridotto a O(2n) le porte necessarie rendendo possibile un sistema 9+9 Schema della scheda di coincidenza (coincidence unit) 7

8 Combinatorial network PCB 8

9 Results achieved (hardware): i. Design, production and assembly of the new constant fraction discriminators () for the modules. 8 have been produced and successfully tested. ii. Design, production and assembly of the new acquisition boards (DAQ). Each DAQ is used to acquire from one detection module with a single Multi Anode. 8 DAQ have been produced and successfully tested. iii. Design of the coincidence (triggering) board. The board will provide a trigger signal to the involved DAQ boards for every possible coincidence among the modules. iv. Design of the motherboard hosting the DAQ boards and the coincidence board. The motherboard will be equipped with a FPGA and an USB interface for PC connection. 9

10 Results achieved (continued): v. Design, production and assembly of a reduced version (1 block vs. 1 block only) of the coincidence board to be used for test purposes. vi. Design, production and assembly of a reduced version of the mother board hosting 2 DAQ boards maximum, to be used for fast prototyping of the detector modules. vii.test on the fast prototyping board: - the maximum count rate is 1 MHz 10

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