CLASSIFICAZIONE DEI SISTEMI DI ELABORAZIONE AUTOMATICA DELL INFORMAZIONE

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1 APPUNTI DI SISTEMI rancesco Longo 4 ISC CLASSIICAZIONE DEI SISTEMI DI ELABORAZIONE AUTOMATICA DELL INORMAZIONE 1 SISTEMI CONVENZIONALI (Von Neumann) Sistemi che eseguono un programma già memorizzato nella memoria centrale. L unità centrale è composta da un processore in grado di eseguire un programma memorizzato nella memoria centrale del sistema. 2 SISTEMI NON CONVENZIONALI Tutti i sistemi che non si basano sull architettura di Von Neumann Esempio: macchine a flusso di dati (Data low Machines) Mentre nelle macchine di Von Neumann le istruzioni vanno dall unità centrale al processore, nei sistemi non convenzionali sono i dati che vanno dall unità centrale al processore. Esempio di funzionamento dei due sistemi : (7 * 5)+(3 * 4) nell architettura Von Newmann le operazioni vengono eseguite nel seguente ordine: (1) 7 * 5 = 35 (2) 3 * 4 = = 47 nei sistemi non convenzionali le operazioni di prodotto (1) e (2) vengono eseguite contemporaneamente. Un ulteriore esempio di sistemi non convenzionali sono le reti neuroniche che simulano il funzionamento del cervello umano.

2 CLASSIICAZIONE DEI SISTEMI CONVENZIONALI 1 SISTEMI DISTRIBUITI Composti da più di un unità centrale e da più periferiche come per esempio le reti di computers. I sistemi distribuiti si suddividono al oro volta in sistemi : AD ACCOPPIAMENTO STRETTO: multielaboratori (multicomputers) connessi nelle stessa unità. AD ACCPPIAMENTO LASCO: cioè che possono essere collegati a distanza. Es. reti locali di PC, reti geografiche (cioè reti distribuite a chilometri di distanza, internet ne è un esempio). 2 SISTEMI CENTRALIZZATI Hanno una sola unità centrale Unità Centrale Unità Periferica 1 Unità Periferica 2 Unità Periferica n Questi sistemi sono divisi in categorie in base al numero si utenti che possono interagire contemporaneamente: PERSONAL COMPUTERS utenza 1 MINI COMPUTERS utenza da 1 a 10 c.a. MAIN RAMES COMPUTERS (calcolatore centrale) utenza da 100 a200 c.a. SUPER COMPUTERS per uso scientifico o militare. UNITA CENTRALE: è composta da un processore, moduli di memoria centrale e da un interfaccia di input/ouput. CLASSIICAZIONE IN BASE ALL ARCHITETTURA DELL UNITA CENTRALE - UN PROCESSORE - MULTIPROCESSORI

3 CLASSIICAZIONE DEI PROCESSORI DELLE UNITÀ CENTRALI IN BASE ALL ARCHITETTUTA ARCHITETTURE SCALARI: Non possono completare l esecuzione di un istruzione in meno di un ciclo di clock del processore. ARCHITETTURE SUPERSCALARI: Sono in grado di completare l esecuzione di più di un istruzione per ciclo di clock. ARCHITETTURE VETTORIALI: Sono in grado di eseguire contemporaneamente la stessa operazione a tutti gli elementi di un vettore. Es. ADD vett1,vett2 V 1 [1] = V 1 [1] + V n [1] ARCHITETTURA SCALARE Questi processori eseguono continuamente un ciclo di interpretazioni dei programmi che devono essere eseguiti. IL CICLO ISTRUZIONE: START/RESET : 1 Prelievo del codice della prossima istruzione da eseguire 2 Decodifica del codice operativo dell istruzione 3 Calcolo degli indirizzi degli operandi 4 Lettura degli operandi dalla memoria centrale 5 Esecuzione dell operazione specificata dall istruzione 6 Scrittura del risultato in memoria TORNA A START/RESET N.B. I passaggi 3, 4, 6, non sono sempre presenti mentre gli altri si. ARCHITETTURA PIPELINE Esistono alcuni tipi di processori non convenzionali che hanno al loro interno più unità operative indipendenti tra loro. ech Unit Decode Unit Address Unit Read Unit Execution Unit Write Unit Preleva i codici delle istruzioni Decodifica i comandi operativi Calcola gli indirizzi degli operandi Legge dalla memoria gli operandi Esegue le operazioni Scrive in memoria centrale i risultati

4 ARCHITETTURA SUPERSCALARE E l evoluzione dell architettura pipeline. La fetch preleva più istruzioni in un solo ciclo di clock Decode Unit 1 Address Unit 1 Read Unit 1 Execution Unit 1 Write Unit 1 etch Unit Decode Unit 2 Address Unit 2 Read Unit 2 Execution Unit 2 Write Unit 2 Decode Unit n Address Unit n Read Unit n Execution Unit n Write Unit n ARCHITETTURA PIPELINE A 6 STADI D D A D A R D A R E = prelievo D = decodifica A = calcolo degli indirizzi R = lettura dell operando E = esecuzione dell operazione W = scrittura dei risculatati 3 D A R E W 2 D A R E W 1 D A R E W 0 T 2T 3T 4T 5T 6T 7T 8T

5 In un tempo 6T avviene la fine di un istruzione. Numero di istruzioni eseguite nell unità di tempo : V 1 = T dove V è la velocità di elaborazione : MIPS (Milioni di Istruzioni Per Secondo). V T = IPC IPC (istruzioni per ciclo): rappresenta il numero di istruzioni eseguite dal processore ad ogni ciclo di clock dove è la frequenza di funzionamento (Mhz). L IPC del Pentium II è circa = 2. Il PII a 300Mhz ha una velocità di istruzioni al secondo. V = 1 = CPI = cicli per istruzione. IPC CPU CPI (Mhz) V(MIPS) Pentium 1, Pentium II

6 ARCHITETTURA SUPERSCALARE (con n=3) D D D D A D A D A D A R D A R D A R D A R E D A R E D A R E D A R E W D A R E W D A R E W 0 T 2T 3T 4T 5T 6T V 3 2 = Esempio: se T = = 2TCLS T T

7 architettura superscalare n=3 V = 3 1 = 2T CLK 0,66T CLK MICROPROCESSORE : un processore è un circuito integrato in grado di svolgere tutte le funzioni della CPU di un tipico calcolatore digitale. Primi circuiti 1957, i primi calcolatori però compaiono già agli inizi degli anni 40. LE GENERAZIONI DEI CALCOLATORI ELETTRONICI 1 : anni 4555 CPU a valvole termoioniche 2 : anni CPU a transistors 3 : anni 6575 CPU a circuiti integrati 4 : anni 75oggi CPU a microprocessore Generazioni Anno Sigla Numero transistors Linee dati Linee Iindirizzi requenza di clock INTEL Khz INTEL Mhz INTEL Mhz 1989 INTEL Mhz INTEL INTEL INTEL Mhz 1989 INTEL Mhz INTEL Pentium > 180 Mhz N.B. : 1024 La prima generazione ha in effetti solo 512 bytes di memoria centrale cioè 2 10 = = perché le celle di memoria sono da questa CPU usa il sistema 36 dell IBM solo da questa CPU vi è un effettiva produzione. La cosiddetta compatibilità si ha solo dalla 3 generazione in poi prima i programmi non erano compatibili verso il basso. Una CPU si dice compatibile verso il basso se il repertorio delle istruzioni di ciascun microprocessore contiene come sottoinsieme quello dei microprocessori precedenti.

8 IL MICROPROCESSORE 8086 Qualsiasi programma scritto per l I8086 può essere (teoricamente) eseguito da qualsiasi microprocessore successivo della stessa famiglia (anche di altre case produttrici di processori compatibili). ARCHITETTURA INTERNA Pipeline a due stadi, questo gli permette di avere una velocità di elaborazione fino al doppio di quella di un analogo processore con architettura scalare convenzionale (a parità di frequenza di funzionamento). Execution Unit (E.U.) Bus Interface Unit (B. I. U.) Bus Di Sistema Ci sono due unità funzionali indipendenti, che pero cooperano al fine di eseguire le istruzioni in memoria. Di queste due unità, solo la seconda (BIU) è in collegamento con il resto del processore, attraverso le linee del bus di SISTEMA. Il bus di SISTEMA è composto da 20 linee indirizzi, 16 linee dati e di altre linee di controllo e di temporizazzione, più le linee di alimentazione, per un totale complessivo di 40 linee (in realtà 40 è il numero dei piedini, poiché alcune linee condividono lo stesso piedino). Le due unità (EU e BIU) si spartiscono i compiti per l esecuzione delle istruzioni. EXECUTION UNIT: In particolare, le funzioni svolte dalla EXECUTION UNIT sono: - decodifica dei codici operativi - calcolo degli operandi - esecuzione delle operazioni specificate dai codici operativi delle istruzioni. Per svolgere queste funzioni l EU deve avere un certo numero di componenti necessari: COMPONENTI INTERNI (dell Execution unit): - logica di decodifica dei codici operativi (di solito si tratta di una rete logica di componenti combinatori). - Unità Aritmetica Logica (ALU) a 16 bit. Si tratta di un altra rete logica digitale di tipo combinatorio, in grado di eseguire le operazioni logiche (somma logica, prodotto logico, somma logico esecutiva, scorrimenti e rotazioni). - 8 registri generali ( a 16 bit) delle specie di locazioni di memoria interno al processore in grado di contenere codice o parole a 16 bit. Alcune operazioni fanno uso di alcuni bit di LAG. - Registro dei flag a 16 bit. Non sempre tutti i 16 bit del registro dei flag sono usati, ad esempio nel I8086 se ne usano 9.

9 - Logica di controllo e temporizzazione dell unità svolge il compito di controllare il funzionamento e di sincronizzarlo con tutti gli altri componenti dell unità e permette all EU di intergire con la BIU. I REGISTI GENERALI Nel l I 8086 sono 8; ciascuno è con una sigla, e sono - AX - BX - CX - DX - SP - BP - SI - DI Questi 8 registratori possono essere usati in modo interminabile fra loro per questo sono chiamati generali; ciascuno di loro può essere usato al posto di un altro. E anche vero però che hanno degli usi preferenziali. AX Accumulatore BX Base CX Contatore DX Dati SP Stack Pointer BP Base Pointer SI Source Index DI Destination Index Il registro AX ha l uso preferenziale di accumulatore per le operazioni aritmetiche, il registro Bx contiene l indirizzo di partenza per il calcolo degli operandi delle operazioni. Il terzo registro ha come uso preferenziale il conteggio in un ciclo, in pratica viene usato come contatore il quarto registro, DX, ha come uso preferenziale la memorizzazione di dati (come operandi o risultati prodotti dallo ALU) che non possono essere contenuti nell accumulatore. Es. DIV mette il quoziente in AX ed il resto in DX. Il registro SP (Stack Pointer) viene usato solitamente per puntare all elemento che si trova sulla cima dello Stack del programma. Il registro BP viene usato per accedere allo Stack del programma, non permette di accedere a qualsiasi elemento dello Stack infine SI e DI hanno come uso preferenziale l indirizzo indicizzato. Più precisamente SI è usato per eseguire il calcolo dell indirizzo sorgente, mentre Di è usato come indirizzo indice per il calcolo dell indirizzo di destinazione. IL REGISTRO DEI LAG O: Overflow D: Direction I: Interrupt T: Trap S: Segno Z: Zero A: Auxiliary P: Parity C: Carry LA BUS INERACE UNIT UNZIONI SVOLTE

10 - Prelievo dei codici binari delle istruzioni - Lettura degli operandi e scrittura dei risultati - Traduzione degli indirizzi logici in indirizzi fisici LOGICA DI TRADUZIONE DEGLI INDIRIZZI TIPI DI INDIRIZZI LOGICI Indirizzi degli operandi delle istruzioni del microprocessore (sono copie di codici binari di 16 bit) in genere si specifica solo il secondo elemento 1 elemento SEGMENT 2 elemento OSET ISICI Indirizzi che il microprocessore invia attraverso il bus di sistema ai modelli di memoria centrale per accedere fisiologicamente alle locazioni che contengono questi operandi (codici binari di 20 bit) COMPONENTI INTERNI - Istruction Queue (6 byte) dove la BIU deposita i codici che provengono dalla memoria centrale Memoria Centrale EU Questa tecnica di accesso detto IO è tipico delle code. - Istruction pointer PI (16 bit): questo registro contiene la parte OSET dell indirizzo logico delle istruzioni. - 4 Registri si Segmento (16 bit) contengono la parte segno - Logica di traduzione degli indirizzi. - Logica di controllo e temporizzazione. LA MEMORIA ISICA La memoria fisica è organizzata come un insieme ordinato di locazioni accessibili singolarmente ed indipendentemente dalle altre.

11 In ogni allocazione è possibile accedere per mezzo di un indirizzo composto da un codice binario di 20 cifre. Ogni allocazione è in grado di contenere informazioni di 8 cifre (8 bit). (Il limite massimo dell indirizzo è dato dal numero di allocazioni disponibili). N indirizzi max = 2 n -1 = =1M-1 N max di locazioni = 1Mbytes N.B. SIMBOLO ISICA INORMATICA K M G T Indirizzi isici BYTE 2 BYTE 3 BYTE 4 BYTE... N BYTE 1 Word 2 Word 1DWord 1QWord 1 Word = 2 byte 1 DWord = 2 Word = 4 byte 1 QWord = 4 DWord = 2 Word = 8 Word 1 Paragraph = 2 QWord = 4 DWord = 8 Word =16 byte GLI INDIRIZZI LOGICI segment:offset

12 ES. 0000: : : LA UNZIONE DI TRADUZIONE DEGLI INDIRIZZI Indirizzo fisico = (offset+segment*16) MOD 2 20 ES. is(000:0) offset 0 + segment 0000 *16 = 0 is(:) offset + segment 0 *16 = (1)0E Attenzione: siccome l operazione dà un risultato di sei cifre, la prima non viene considerata REGISTRI DI SEGMENTO: CS: contiene la parte segment degli indirizzi logici di tutte le istruzioni (Code Segment) DS: contiene la parte segment degli indirizzi logici degli operandi (Data Segment) ES: contiene la parte segment degli indirizzi logici degli operandi di alcune istruzioni (Extra Segment) SS: contiene la parte segment degli indirizzi logici degli elementi dello stack (Stack Segment) I MODELLI DI ALLOCAZIONI IN MEMORIA DEI PROGRAMMI

13 Modelli possibli della direttiva model TINY.COM SMALL COMPACT MEDIUM LARGE HUGE.EXE IL MODELLO TINY CS = DS = ES = SS IP =(100) 16 SP P.S.P. (256 BYTE) Codice delle istruzioni e dei dati del programma Stack del programma 256 P.S.P. =program segment prefix contiene informazioni sul programma relativi al sistema operativo. Prima dell esecuzione del programma vengono settati tutti i registri di segmento all indirizzo fisico di base di tolleranza. IL MODELLO SMALL DS = ES CS IP PSP (256 BYTE) Codice delle istruzioni del programma Codice dei dati del programma SS SP Stack del programma 64

14 MODELLO DIMENSIONE SEGMENTI CODICE DATI STACK SMALL =< 64 Kb =< 64 Kb =< 64 Kb MIDIUM > 64 Kb =< 64 Kb =< 64 Kb COMPACT =< 64 Kb > 64 Kb =< 64 Kb LARGE > 64 Kb > 64 Kb =< 64 Kb HUGE > 64 Kb > 64 Kb > 64 Kb SINTASSI GENERALE DELLE ISTRUZIONI DEL LINGUAGGIO MACCHINA [[ R S ]] nome [[ dest sorg dest, sorg ]] Prefisso di segmento Nome mnemonico dell istruzione MOV, AD. RS = CS DS ES SS Specificare esplicitamente la parte segment dell indirizzo logico dell eventuale operando in memoria dell istruzione; se non è specificato è DS Es. MOV AX, [01A] (DS; 01A) in linguaggio assemblativo SINTASSI GENERALE DELLE ISTRUZIONI DELL INTEL 8086 [[ RS : ]] nome [[ dest. sorg. dest., sorg. ]] RS = CS DS ES SS Solitamente RS = DS ES: MOV AX, [ 01A ] (DS : 01A) SINTASSI GENERALE DELLE ISTRUZIONI A DUE OPERANDI: [[RS:]] nome dest, sorg. OR ADD

15 AND BIT x BIT SUB XOR SBB dest. = R 8 R 16 [[ BYTE [[PTR]] WORD [[PTR]] ]] M ES : INC WORD PTR [01A] Incremento dest. di 1 INC WORD [01A] 16BIT INC BYTE [01A] 8BIT MOV AX, BYTE PTR [01A] ERRORE AX = 16BIT MOV AX, WORD PTR [01A] MOV AX,[01A] BYTE = 8BIT sorg. = R 8 R 16 [[ BYTE [[PTR]] WORD [[PTR]] ]] M cost. INDIRIZZAMENTO DIRETTO: Sintassi (codice macchina) M = [cost.] ES: INC WORD [01A] nome n Semantica (linguaggio macchina) Segment = DS (default) Offset = cost INDIRIZZAMENTO INDIRETTO: Sintassi (linguaggio macchina) M= [[ RB ]] [[RI]] [[RB + RI]] RB = BX BP RI = SI DI Semantica: segment = SS RB = BP altrimenti = DS offset = RB + RI ES. MOV AX, [BX] MOV AX, [SI] MOV AX, [BP + DI] ES: azzera tutte le locazioni di memoria da 200 a 300

16 CICLO : MOV BX, 200 MOV SI, 0 MOV BYTE [BX+SI],0 INC SI CMP SI, 100 JNE CICLO INDIRIZZAMENTO RELATIVO: Sintassi (linguaggio macchia) M = [RB ± cost.] Semantica: Segment. SS se RB = BP altrimenti = DS Offset. RB +RI ± cost. ES: MOV AX,[BX+SI-100] MOV AX,[BP +DI+100] MOV AX,[100+BP+SI] INDIRIZZAMENTO INDICIZZATO: Sintassi: M = [RI + cost.] (RI SI / DI) Semantica: segment : DS offset : RI ± cost. ES : MOV AX,[SI+100] MOV AX,[DI-100] INDIRIZZAMENTO RELATIVO INDICIZZATO: Sintassi : M = [RB + RI ± cost.] Semantica : segment : SS se RB = BP DS negli altri casi offset : RB + RI ± cost. ES: MOV AX,[BX+SI-100] MOV AX, [BP+DI+100]

17 MOV AX, [100+BP+SI] SINTASSI DI M: M= [cost.] [RB] [RI] [RB+RI] [RB ± cost.] [RI ± cost.] [RB+RI±cost.] REPERTORIO DI ISTRUZIONI DEL LINGUAGGIO MACCHINA DELL 8086 ISTRUZIONI DI TRASERIMENTO L istruzione MOV [[RS:]] MOV dest, sorg dest, sorg = R, R R, M R, cost. byte M, cost. word M, cost. RS, R 16 R 16, RS RS, M M, RS L istruzione PUSH [[RS:]] PUSH sorg. sorg = R 16 M RS operazioni: 1 SP = (SP-2) MOD M [SS : SP]= sorg L istruzione PUSH Inserice nello stack il contenuto del registro di flag 1 SP = (SP-2) MOD M [SS : SP]= LAGS L istruzione POP [[RS:]] POP dest

18 dest = R 16 M RS Operazioni : 1 dest = M [SS : SP] 2 SP= (SP*2) MOD2 16 L istruzione POP [[RS:]] POP dest Operandi: 1 lags = M [ SS : SP ] 2 SP = (SP*2)MOD2 16 ISTRUZIONI DI CONTROLLO L istruzione JMP 1 forma sintattica JMP offset operazioni IP = offset 2 forma sintattica JMP AR segment offset operazioni 1. CS = segment 2. IP = offset JMP target target = offset R 16 M L istruzione CALL 1 forma sintattica CALL offset operazioni : 1. SP = (SP-2) 2 M [SS : SP] = IP 3 IP = offset 2 forma sintattica CALL OR segment : offset operazioni: 1 SP = (SP-2) MOD M[SS:SP] = CS 3 SP = (SP-2) MOD M[SS:SP] = IP 5 CS = segment 6 IP = offset L istruzione RETURN Sintassi : RET operazioni: 1 IP = M [SS:SP] 2 SP = (SP+2) MOD 2 16 L istruzione RETURN AR Sintassi: RET operazioni : 1 IP = M [SS:SP]

19 2 SP = (SP+2) MOD CS = M [SS:SP] 4 SP = (SP+2) MOD 2 16 I LINGUAGGI PROCEDURALI E OPERATIVI Sono quei linguaggi che richiedono la definizione di una o un insieme di procedure per la soluzione di un problema. LINGUAGGI AD ALTO LIVELLO A BASSO LIVELLO LINGUAGGI AD ALTO LIVELLO : Mettono a disposizione istruzioni molto potenti di quelle del linguaggio assemblativo (Es.: Pascal, C, C++, Basic, Delphi, ecc.) LINGUAGGI A BASSO LIVELLO : Le istruzioni specificano operazioni con un basso livello di astrzione. - LINGUAGGIO MACRO ASSEMBLATIVO: possibilità di definire nuove istruzioni. - LINGUAGGIO ASSEMBLATIVO : ADD AX,VARIABILE - LINGUAGGIO MACCHINA : ADD AX,01A - IL CODICE MACCHINA : BC00A1 IL LINGUAGGIO ASSEMBLATIVO : Il più grande vantaggio di questo linguaggio è di avere la possibiltà di definire in fase d uso dei NOMI SIMBOLICI che sono segmenti di lettere o cifre usati per rappresentare i 4 principali elementi di un programma. I NOMI SIMBOLICI : - di costanti CENTO EQU di variabili VAR DW CENTO - di istruzioni CICLO : LOOP CICLO - di procedure L assemblatore costruisce e gestisce una particolare struttura dati chiamata tabella dei simboli. TABELLA DEI SIMBOLI :

20 NOME TIPO VALORE CENTO NUMBER 100 VAR 1 BYTE (01A) VAR 2 WORD (01B) VAR 3 DWORD (01C) VAR 4 QWORD (0201) CICLO NEAR (0100) CICLO 2 AR 1000:0100 CENTO EQU 100 VAR 1 DB CENTO VAR 2 DW VAR 1 VAR 3 DD VAR 2 VAR 4 DQ La tabella dei simboli contano un elemento per ogni nuova norma simbolica definita dell utente e di tale norma simbolica contenente 3 diversi attributi. ATTRIBUTI DEI NOMI SIMBOLICI : CICLO : LOOP CICLO TIPO : NEAR (TINY, SMALL, COMPACT) AR ( MIDIUM, LARGE, HUGE) L.A. JMP CICLO L.M. JMP 100 L.A. JMP CICLO2 L.M. JMP AR 1000:0100 L.A. MOV AX, CENTO L.M. MOV AX, 100 L.A. MOV AX, VAR2 L.M. MOV AX, [01B] L.A. MOV AX, VAR1 L.M. ERRORE L.A. MOV AX, WORD PTR VAR3 L.M. MOV AX, [01D] L.A. MOV AX, WORD PTR VAR3+2; VAR D+2:01A L.M. MOV AX, [01]

21 L ISTRUZIONE INTERRUPT Sintassi : INT cod (codice esadecimale di due cifre, codice di interruzione) 0 (codice) () Operazioni svolte: 1 SP = SP 2 2 WORD [SS : SP] LAGS 3 SP = SP 2 4 WORD [SS: SP] CS 5 SP = SP 2 6 WORD [SS:SP] IP 7 IP WORD [codice d interruzione *4] 8 CS WORD [codice d interruzione *4 + 2] Se cod = 0 cod * 4 = 0 p. off p. seg p. off p. seg p. off. 003C p. seg 003E cod = 0 cod = 1 cod = * 4 è l area di memoria cioè 1024 byte della memoria fisica del processore. LA TABELLA DEI VETTORI DI INTERRUZIONE: E un area della memoria fisica di indirizzo fisico iniziale uguale a 0 e lunghezza pari a 1024 byte, contenente 256 elementi chiamati vettori di interruzione. ******************************************************booooo Queste 256 procedure sono dette runtine di servizio dell interruzione.

22 LA RUNTINE DI SERVIZIO DELLE INTERRUZIONI CON COD = n : ISR ( Interrupt Service Runtine) ISR n : PUSH AX PUSH BX PUSH CX PUSH DX..... POP N POP POP POP DX POP CX POP BX POP AX IRET Salvo nello stack il contenuto dei registri del microprocessore Esegue un particolare servizio Ripristina nel microprocessore i valori dei registri precedenti all esecuzione dell istruzione interrupt L ISTRUZIONE INTERRUPT RETURN : Sintassi: IRET Operazioni svolte: 1 IP WORD [SS : SP] 2 SP = SP CS WORD [SS : SP] 4 SP = SP LAGS WORD [SS : SP] 6 SP = SP + 2 TIPI D INTERRUZIONE DELL INTEL 8086

23 - SOTWARE: INT cod.int. (cod.int 3) CODICE OPERATIVO CODICE D INTERRUZIONE INT 3 CODICE OPERATIVO Break point : interrompe il programma serve per stestare il programma. L ISTRUZIONE INTERRUPT OVERLOW: Sintassi : INTO Operazioni: se O = 1 genera una interruzione software con codice 4. - HARDWARE INTERNE: PER ERRORE DI DIVISIONE: o quando si tenta di dividere per zero o quando il risultato di una divisione non può essere contenuto nell operando di destinazione. Es: MOV BL,0 DIV BL ISTR 0 ISTR.SUCCESSIVA PER ESECUZIONE PASSO PASSO: si verifica al tremine dell esecuzione del termine di qualsiasi istruzione se prima di tale esecuzione il valore del flag di Trap è 1 (T = 1) [cod. int. =1]. - HARDWARE ESTERNE: L Intel 8086 contiene 2 linee di controllo di ingresso per operare questa interruzioni. INTR = H CPU NMI ( Non Mascherable Interrupt) NON MASCHERABILI : quando si verifica un fronte di salita da livello basso a livello alto del segnale presente nella linea NMI.

24 Cod. int. = 2 [può essere causato da un malfunzionamento dell alimentatore ecc. ] MASCHERABILI: quando il segnale sulla linea INTR è a livello alto o quando il I=1 cioè il flag di interrupt è =1. [STI ] I CODICI DELL INTEL 8086 RISERVATI (da 0 a 4): CODICE DI INTERRUZIONE TIPO DI INTERUZIONE 0 Hardware interno per errore di divisione 1 Hardware interno per la modalita d'esecuzione passo passo 2 Harware esterno non macherabili 3 Software di tipo breakpoint 4 software di tipo overflow dal codice 5 al 255 sono disponibili. Il processore dopo aver completato l esecuzione delle operazioni in corso esegue una particolare sequenza di istruzioni chaimata la sequenza d interruzione (escluse le interruzioni hardwae esterne mascherabili): 1 PUSH (LAGS) 2 PUSH (CS) 3 PUSH (IP) 4 I =0 (disabilita le interruzioni hardware esterne masscherabili) e T =0 (disabilita le interruzioni hardware per la modalità passo passo) 5 IP = WORD [cod.int. *4] 6 CS = WORD [cod. Int. *4 +2] 1 PUSH (LAGS) 2 PUSH (CS)

25 3 PUSH (IP) 4 I =0 e T =0 5 inizia.. 6 IP = WORD [cod. int. *4] 7 CS = WORD [cod. int. *4 +2]

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