Data-path. ad un solo bus interno. Struttura del processore. L unità di elaborazione

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1 Struttura del processore L unità di elaborazione Data-path ad un solo bus interno Faremo riferimento ad una generica CPU e a una memoria con parole da 32 bit I registri: PC; MAR/MDR (di appoggio per accesso a memoria); IR (istruzione in esecuzione); R Rn; TEMP, V, Z (non visibili da assembler); L unità di controllo: Decodifica le istruzioni; emette i segnali di controllo interni e esterni (bus per accesso a memoria e periferiche); può essere cablata o microprogrammata bus interno del processore PC ordini Sequenza di controllo linee di indirizzo bus di memoria linee di dato costante 4 MAR MDR V decodificatore di istruzioni e circuito di controllo IR R La sequenza di controllo per eseguire una istruzione assembler è composta da passi, uno per ogni ciclo di clock del processore. Per eseguire UNA istruzione assembler sono generalmente necessari più passi della sequenza di controllo, almeno per: fetch; decode; execute Ad ogni passo vengono generati gli ordini (attivi in parallelo) Esempi di ordini linee di comando della ALU select add sub and MUX A ALU R B riporto in ingresso Rn TEMP Lettura di un registro (dal registro al bus interno) R out Scrittura su un registro (dal bus interno al registro) R in Operazione dell ALU: add, sub,... Lettura e scrittura su memoria: read, write Ordini mutuamente esclusivi Lettura da registro: un solo registro alla volta può essere portato sul bus interno Operazione dell ALU... Esempio: ipotizzando il fetch già completato, consideriamo l istruzione MOVE.L R, R Z R out, R in

2 Sequenza di controllo completa Collegamenti registri e bus Riin bus interno del processore Consideriamo l istruzione ASM ADD R, R Fetch (identica per tutte le istruzioni):, Read, select 4, Z in Add, V in, WMFC (Wait for Memory Function Completion) Ri Riout Vin,IR in V Decode: decodificare l IR; eventualmente recuperare le parole di memoria aggiuntive (se necessario) e riaggiornare il PC. Execute: costante da 4 bit select MUX A ALU R B R out,v in R out, Add, Z in, R in, end /* goto(fetch) Zin Z Zout Il registro MDR Accesso a memoria e/o dispositivo di I/O linee di dato del bus esterno di memoria MDRoutE MDRinE MDR bus interno del processore MDRout MDRin Riscontro del completamento dell operazione Segnale MFC (Memory function completion) E attivato dallo slave e indica il completamento dell operazione Ad esempio in lettura indica che il dato è presente sul bus Ordine WMFC (wait for MFC): questo ordine blocca l avanzamento dei passi di controllo finchè il processore non riceve il segnale FMC. Lettura da memoria: l uso del registro MDR può avvenire solo al passo successivo a quello associato a WMFC. In generale quindi l ordine WFMC viene emesso al passo precedente a quello in cui si utilizza il registro MDR Scrittura in memoria: l ordine WMFC viene emesso in generale nello stesso passo in cui viene emesso il segnale di write Clock e temporizzazione: Il fronte attivo per la memorizzazione in un registro è quello di salita

3 passo 2 3 Lettura da memoria clock MARin indirizzo Altre istruzioni (fetch( già eseguito) MOVE (R), R R out, Read WMFC, R in, end read R / W MDRinE MOVE #LABEL,R (istruzione codificata su 2 parole), Read, select 4, Add, Z in, WMFC, R in, end dato MFC (riscontra) MDRout BRA ETICHETTA (long istruzione codificata su 2 parole), Read, select 4, Add, Z in,v in,wmfc, select V, Add, Z in, end Le istruzioni ISA di salto condizionato, Read, select 4, Z in Add, V in, WMFC (Wait for Memory Function Completion),IR in Struttura del processore BRA ETICHETTA (long istruzione codificata su 2 parole), Read, select 4, Add, Z in,v in,wmfc, select V, Add, Z in, end L unità di controllo Bcc < OFFSET (long istruzione codificata su 2 parole), Read, select 4, Add, Z in,v in,wmfc, if bit N= end, select V, Add, Z in, end - -

4 Unità di controllo Unità di controllo cablata L unità di controllo emette i segnali di controllo (ordini) che regolano il funzionamento del data-path. L unità di controllo può essere: cablata: costruita ad-hoc; basata su decodificatore di istruzioni (che utilizza l IR), contatore (per scandire la successione dei passi di controllo), codici di condizione, segnali esterni e rete combinatoria in grado di generare gli ordini ad ogni passo di controllo. microprogrammata: decodifica le istruzioni e legge in una memoria di controllo (control-store) tramite micropc una microparola con i segnali di controllo da emettere. IR clock decodificatore di istruzione blocca il conteggio ISTR ISTR 2 ISTR m run (WMFC) contatore passi di controllo decodificatore di passo T T 2 generatore di ordini T n ripristina lo stato iniziale end segnali esterni bit di esito (codici di cond.) ordini Unità di controllo cablata Generazione segnale Z in Z in = PC out = T OR T4 AND "IR=branch" OR T5 AND "IR=add" OR... T OR T3 OR T4 AND "IR=branch" OR... T branch add T 4 T 6 Z in

5 Unità di controllo microprogrammata Esempio di control store Il comportamento dell unità di controllo microprogrammata dipende esclusivamente dal contenuto della memoria di controllo (control store). I segnali di controllo di ogni passo sono memorizzati in una parola di memoria della control store Ogni parola di memoria viene chiamata micro-istruzione La sequenza di microistruzioni corrispondenti ai passi di controllo per l esecuzione di un istruzione ISA costituisce una microroutine µ istruz PCin PCout MARin read MDRout IRin Vin select add Zin Zout Rout Rin R3out WMFC end L insieme di microroutine costituisce il microprogramma 5 I calcolatori dove è possibile modificare il contenuto del control store sono detti microprogrammabili Struttura unità di controllo µprogrammata Esempio di micro routine IR generatore di µ indirizzo iniziale e di micro salto ingressi esterni (bus) bit di esito (codici di cond.). PC out, Read, select 4, Z in Add 2. Z out, V in,wmfc 3. MDR out,ir in 4. Salta al microindirizzo della micro routine appropriata... clock µ PC 25.PC out, Read, select 4, Add, Z in 26.Z out,v in,wmfc, if bit N= end (goto microistr. ) 27.MDR out, select V, Add, Z in 28.Z out, end (goto microistr. ) memoria di µ programma µ istruzione (ordini al processore)

6 Formato µistruzione Formato µistruzione µ istruzione suddivisa in campi di bit C i (C i codifica un gruppo di ordini mutuamente esclusivi) C C 2 C 3 C 4 C 5 C 6 C 7 C Formato µistruzione Salti e calcolo del prossimo microindirizzo () Per ottimizzare la struttura del microcodice Riuso di parti del microcodice per scrivere le micro routine associate alla fase di esecuzione di ogni istruzione ISA Ad esempio per gestire le varie modalità di indirizzamento parti comuni a diverse modalità di indirizzamento Tecnica: mascheratura del microindirizzo Il microindirizzo generale (o base) viene modificato mascherando alcuni bit per generare gli indirizzi corretti (vedi figura 8.2)

7 IR Salti e calcolo del prossimo microindirizzo (2) ingressi esterni (bus) bit di esito (cod. di cond.) Aumento delle prestazioni Le microistruzioni di salto non svolgono alcuna operazione utile ma pilotano solo il flusso di esecuzione del programma (altrimenti governato dal micro PC) Sono cicli macchina persi ai fini dell esecuzione di una istruzione ISA circuiti di mascheratura e decodifica µ MAR schiera di porte OR Soluzione alternativa di gestione del sequenziamento Ogni microistruzione contiene il microindirizzo di quella successiva da eseguire Il sequenziamento puro è tradotto in un micro salto ed è inutile il registro micro PC E chiaro che i salti condizionati rimangono µ indirizzo memoria di µ programma campi di µ istruzione decodificatore di µ ordini µ IR µ ordini controllo delle funzioni (diretti al processore) di mascheratura e decdifica del µ indirizzo Formato µistruzione Formato µistruzione µ istruzione suddivisa in campi di bit C i (C i codifica un gruppo di ordini mutuamente esclusivi) C C C2 C3 C4 C5 C6 C7 C8 C9 C

8 Formato µistruzione Esempio di memoria di controllo ind. ottale C C 2 3 C C 3 C 4 C 5 C 6 C 7 C 8 C 9 C Figura 8.25 Struttura del processore L unità di elaborazione a tre bus - 3 -

9 Costi vs prestazioni Incremento delle prestazioni La definizione della microarchitettura dipende da un compromesso tra costi e prestazioni. Incremento della prestazioni determinato da: tecnologia; architettura. Costi difficili da definire (progetto, dimensioni, produzione, resa...). Ipotesi: definite tecnologia e ISA. Approcci microarchitetturali per migliorare prestazioni: riduzione del numero di cicli di clock per l esecuzione di ogni istruzione; riduzione della durata del ciclo di clock semplificando l organizzazione dell architettura; sovrapposizione dell esecuzione delle istruzioni (pipelining) Esecuzione di un istruzione Riduzione del numero di cicli di clock L esecuzione di ogni istruzione richiede: lettura dell istruzione dalla memoria; decodifica dei campi dell istruzione. In termini di microistruzioni: PC passa attraverso la ALU e viene incrementato; PC viene usato per leggere la parola seguente nel programma; PC ed ALU vengono usati per leggere gli eventuali operandi. La ALU è utilizzata per diversi cicli di clock: per operazioni non legate alla esecuzione di una istruzione ma piuttosto al suo caricamento; per caricare un operando in attesa che sia poi disponibilie il secondo operando. Ciò comporta un notevole spreco di tempo. Replicazione di moduli hardware per evitare conflitti di risorse. Soluzione : inserire un sommatore aggiuntivo per incrementare il PC: costoso in termini di area sul silicio; non si verifica un vantaggio sostanziale: incremento del PC avviene durante la fase di lettura dell istruzione e quindi la ALU non è impegnata. Soluzione 2: aggiungere percorsi addizionali: ad esempio percorsi diretti fra alcuni registri; aumento del numero dei segnali di controllo; microistruzioni e microcodice più complessi. Soluzione 3: aggiungere un bus addizionale

10 bus A bus B bus C Architettura a tre bus incrementatore PC Le operazioni aritmetiche richiedono: un primo ciclo di clock per caricare un operando nel registro V; durante tale ciclo la ALU non viene utilizzata; un secondo ciclo di clock per eseguire l operazione. Un possibile miglioramento consiste nel rendere possibile la connessione diretta di tutti i registri con entrambi gli ingressi dati della ALU. Questa soluzione richiede l aggiunta di un ulteriore bus. L architettura risultante è pertanto detta a tre bus: BUS A: lettura dei registri sull operando A della ALU BUS B: lettura dei registri sull operando B della ALU BUS C: scrittura dell uscita della ALU sui registri L'unità di controllo deve oportunamente essere modificata per controllare correttamente un processore dotato di tre bus. costante 4 M U X banco di registri A B ALU decodificatore di istruzioni IR MDR R MAR linee di dato linee di indirizzo Sequenza di controllo completa (3 bus) Consideriamo l istruzione ASM ADD R, R Fetch (identica per tutte le istruzioni): A C, Enable A, Read, PCIncrement WMFC (Wait for Memory Function Completion) C,IR inc, Decode: decodificare l IR; eventualmente recuperare le parole di memoria aggiuntive (se necessario) e riaggiornare il PC. Execute: R outa, R outb, Add, R inc, goto(fetch)