Struttura del processore. L unità di controllo

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1 Struttura del processore L unità di controllo Esecuzione di istruzioni macchina Per eseguire le istruzioni macchina il processore deve generare sequenze appropriate di segnali di controllo Vi sono due possibili soluzioni: metodologia cablata metodologia microprogrammata Pag.

2 Unità di controllo L unità di controllo emette i segnali di controllo (ordini) che regolano il funzionamento del data-path. L unità di controllo può essere: cablata: costruita ad-hoc; basata su decodificatore di istruzioni (che utilizza l IR), contatore (per scandire la successione dei passi di controllo), codici di condizione, segnali esterni e rete combinatoria in grado di generare gli ordini ad ogni passo di controllo. microprogrammata: decodifica le istruzioni e legge in una memoria di controllo (control-store) tramite micropc una microparola con i segnali di controllo da emettere Unità di controllo cablata clock blocca il conteggio contatore passi di controllo decodificatore di passo ripristina lo stato iniziale T T 2 T n IR decodificatore di istruzione ISTR ISTR 2 ISTR m generatore di ordini segnali esterni bit di esito (codici di cond.) run (WMFC) end ordini Pag. 2 2

3 Metodologia cablata L unità di controllo è una rete combinatoria che ha in input: un segnale di conteggio dei passi il contenuto del registro di istruzione i bit di esito segnali esterni al processore (es: MFC) e genera in output: i segnali di controllo necessari per l esecuzione dell istruzione Figura 8-: 8 l unitl unità di controllo clock blocca il conteggio contatore passi di controllo decodificatore di passo ripristina lo stato iniziale T T 2 T n IR decodificatore di istruzione ISTR ISTR 2 ISTR m generatore di ordini segnali esterni bit di esito (codici di cond.) run (WMFC) end ordini Pag. 3 3

4 Segnali in ingresso al generatore di ordini T,...,T n si basano sul contatore di passi: quando si è al passo k, il segnale T k è posto a, e tutti gli altri a ISTR,..., ISTR m si calcolano in base al valore del registro di istruzione (IR): esistono m diverse possibili istruzioni, se la k-esima è in IR, ISTR k èposto a e gli altri a Generazione di un ordine per Z in Si devono considerare tutti i casi in cui è richiesta l attivazione del segnale Z in add (R3),R branch (salto incondizionato) Z in = T + T 6 add + T 4 branch Pag. 4 4

5 Controllo cablato Vantaggi: molto efficiente può lavorare a frequenze di clock elevate Svantaggi: poco flessibile può controllare solo insiemi di istruzioni macchina limitati Controllo microprogrammato In questo approccio la generazione dei segnali non avviene mediante la costruzione di un apposito circuito, ma per mezzo di un microprogramma interno al processore costituito da una sequenza di microistruzioni La microistruzione indica quali segnali devono essere attivati a un determinato passo - - Pag. 5 5

6 Figura 8-5: 8 microistruzioni per add (R3),R add (R3),R μ istruz PCin PCout MARin read - - MDRout IRin Vin select add Zin Zout Rout Rin R3out WMFC end L insieme delle microistruzioni corrispondenti a tutte le istruzioni macchina che il processore è in grado di eseguire costituiscono il microprogramma, scritto nella micromemoria L istruzione che viene letta dalla memoria e scritta nel registro istruzione IR determina il nuovo valore del micropc e quindi l indirizzo della prima microistruzione da eseguire Pag. 6 6

7 Unità di controllo microprogrammata IR generatore di μ indirizzo iniziale clock μ PC memoria di μ programma μ istruzione (ordini al processore) Unità di controllo microprogrammata completa IR generatore di μ indirizzo iniziale e di salto ingressi esterni (bus) bit di esito (codici di cond.) clock μ PC memoria di μ programma μ istruzione (ordini al processore) Pag. 7 7

8 Struttura delle microistruzioni Il formato più semplice per una microistruzione è quello di avere un bit per ciascun segnale di controllo μ istruz. PCin PCout MARin read MDRout IRin Vin select add Zin Zout Rout Rin R3out WMFC end Svantaggi: microistruzioni molto lunghe, e solo pochissimi bit posti a Soluzione: codifica degli ordini Gli ordini che sicuramente si escludono a vicenda possono essere raggruppati e codificati in un determinato campo della microistruzione Ad esempio: sul bus può emettere il suo contenuto solo un registro per volta, quindi PCout, MDRout, Zout, offset of field IRout, Rout, Rout, R2out, R3out e TEMPout sono tali che al massimo uno solo di loro è posto a Visto che i segnali sono 9, bastano 4 bit per codificare quale segnale deve essere attivato, anziché Pag. 8 8

9 μ istruzione suddivisa in campi di bit C i (C i codifica un gruppo di ordini mutuamente esclusivi) C C 2 C 3 C 4 C 5 C 6 C 7 C Unità di controllo cablata Z in = PC out = T OR T4 AND "IR=branch" OR T5 AND "IR=add" OR... T OR T3 OR T4 AND "IR=branch" OR Pag. 9 9

10 Generazione segnale Z in branch add T 4 T 6 T Z in Unità di controllo microprogrammata Il comportamento dell unità di controllo microprogrammata dipende esclusivamente dal contenuto della memoria di controllo (control store). I segnali di controllo di ogni passo sono memorizzati in una parola di memoria della control store Ogni parola di memoria viene chiamata micro-istruzione La sequenza di microistruzioni corrispondenti ai passi di controllo per l esecuzione di un istruzione ISA costituisce una microroutine L insieme di microroutine costituisce il microprogramma I calcolatori dove è possibile modificare il contenuto del control store sono detti microprogrammabili Pag.

11 Esempio di control store μ istruz. 2 PCin PCout MARin read MDRout IRin Vin select add Zin Zout Rout Rin R3out WMFC end Struttura unità di controllo μprogrammata IR generatore di μ indirizzo iniziale e di micro salto ingressi esterni (bus) bit di esito (codici di cond.) clock μ PC memoria di μ programma μ istruzione (ordini al processore) Pag.

12 Esempio di micro routine. PC out, MAR in, Read, select 4, Z in Add 2. Z out, PC in, V in,wmfc 3. MDR out, IR in 4. Salta al microindirizzo della micro routine appropriata PC out, MAR in, Read, select 4, Add, Z in 26.Z out, PC in, V in,wmfc, if bit N= end (goto microistr. ) 27.MDR out, select V, Add, Z in 28.Z out, PC in, end (goto microistr. ) Formato μistruzione (codificata) μ istruzione suddivisa in campi di bit C i (C i codifica un gruppo di ordini mutuamente esclusivi) C C 2 C 3 C 4 C 5 C 6 C 7 C Pag. 2 2

13 Formato μistruzione (codificata) Formato μistruzione (codificata) Pag. 3 3

14 Salti e calcolo del prossimo microindirizzo () Per ottimizzare la struttura del microcodice Riuso di parti del microcodice per scrivere le micro routine associate alla fase di esecuzione di ogni istruzione ISA Ad esempio per gestire le varie modalità di indirizzamento parti comuni a diverse modalità di indirizzamento Tecnica: mascheratura del microindirizzo Il microindirizzo generale (o base) viene modificato mascherando alcuni bit per generare gli indirizzi corretti (vedi figura 8.2) Salti e calcolo del prossimo microindirizzo (2) Aumento delle prestazioni Le microistruzioni di salto non svolgono alcuna operazione utile ma pilotano solo il flusso di esecuzione del programma (altrimenti governato dal micro PC) Sono cicli macchina persi ai fini dell esecuzione di una istruzione ISA Soluzione alternativa di gestione del sequenziamento Ogni microistruzione contiene il microindirizzo di quella successiva da eseguire Il sequenziamento puro è tradotto in un micro salto ed è inutile il registro micro PC E chiaro che i salti condizionati rimangono Pag. 4 4

15 IR ingressi esterni (bus) bit di esito (cod. di cond.) circuiti di mascheratura e decodifica schiera di porte OR μ MAR memoria di μ programma μ indirizzo campi di μ istruzione μ IR decodificatore di μ ordini μ ordini controllo delle funzioni (diretti al processore) di mascheratura e decdifica del μ indirizzo Formato μistruzione (codificata) μ istruzione suddivisa in campi di bit C i (C i codifica un gruppo di ordini mutuamente esclusivi) C C C2 C3 C4 C5 C6 C7 C8 C9 C Pag. 5 5

16 Formato μistruzione (codificata) Formato μistruzione (codificata) Pag. 6 6

17 Esempio di memoria di controllo ind. ottale C C C 2 C 3 C 4 C 5 C 6 C 7 C 8 C 9 C Figura Pag. 7 7

18 Struttura del processore L unità di elaborazione a tre bus Costi vs prestazioni La definizione della microarchitettura dipende da un compromesso tra costi e prestazioni. Incremento della prestazioni determinato da: tecnologia; architettura. Costi difficili da definire (progetto, dimensioni, produzione, resa...) Pag. 8 8

19 Incremento delle prestazioni Ipotesi: definite tecnologia e ISA. Approcci microarchitetturali per migliorare prestazioni: riduzione del numero di cicli di clock per l esecuzione di ogni istruzione; riduzione della durata del ciclo di clock semplificando l organizzazione dell architettura; sovrapposizione dell esecuzione delle istruzioni (pipelining) Esecuzione di un istruzione L esecuzione di ogni istruzione richiede: lettura dell istruzione dalla memoria; decodifica dei campi dell istruzione. In termini di microistruzioni: PC passa attraverso la ALU e viene incrementato; PC viene usato per leggere la parola seguente nel programma; PC ed ALU vengono usati per leggere gli eventuali operandi. La ALU è utilizzata per diversi cicli di clock: per operazioni non legate alla esecuzione di una istruzione ma piuttosto al suo caricamento; per caricare un operando in attesa che sia poi disponibilie il secondo operando. Ciò comporta un notevole spreco di tempo Pag. 9 9

20 Riduzione del numero di cicli di clock Replicazione di moduli hardware per evitare conflitti di risorse. Soluzione : inserire un sommatore aggiuntivo per incrementare il PC: costoso in termini di area sul silicio; non si verifica un vantaggio sostanziale: incremento del PC avviene durante la fase di lettura dell istruzione e quindi la ALU non è impegnata. Soluzione 2: aggiungere percorsi addizionali: ad esempio percorsi diretti fra alcuni registri; aumento del numero dei segnali di controllo; microistruzioni e microcodice più complessi. Soluzione 3: aggiungere un bus addizionale Architettura a tre bus Le operazioni aritmetiche richiedono: un primo ciclo di clock per caricare un operando nel registro V; durante tale ciclo la ALU non viene utilizzata; un secondo ciclo di clock per eseguire l operazione. Un possibile miglioramento consiste nel rendere possibile la connessione diretta di tutti i registri con entrambi gli ingressi dati della ALU. Questa soluzione richiede l aggiunta di un ulteriore bus. L architettura risultante è pertanto detta a tre bus: BUS A: lettura dei registri sull operando A della ALU BUS B: lettura dei registri sull operando B della ALU BUS C: scrittura dell uscita della ALU sui registri L'unità di controllo deve oportunamente essere modificata per controllare correttamente un processore dotato di tre bus Pag. 2 2

21 bus A bus B bus C incrementatore PC banco di registri costante 4 M U X A B ALU R decodificatore di istruzioni IR MDR MAR linee di dato linee di indirizzo Sequenza di controllo completa (3 bus) Consideriamo l istruzione ASM ADD R, R Fetch (identica per tutte le istruzioni): PC outa, MAR inc, Enable A, Read, PCIncrement WMFC (Wait for Memory Function Completion) MDR outc, IR inc, Decode: decodificare l IR; eventualmente recuperare le parole di memoria aggiuntive (se necessario) e riaggiornare il PC. Execute: R outa, R outb, Add, R inc, goto(fetch) Pag. 2 2