Generazione automatica di march test per memorie SRAM

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1 POLITECNICO DI TORINO III Facoltà di Ingegneria Corso di Laurea in Ingegneria Informatica Tesi di Laurea Generazione automatica di march test per memorie SRAM Utilizzo di un algoritmo genetico per la generazione di march test a partire da informazioni di layout Relatori: prof. Paolo Prinetto prof. Alfredo Benso ing. Stefano Di Carlo Candidato: Alberto Scionti Luglio 2007

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3 Indice 1 Introduzione Gli algoritmi genetici per il design, layout e test di circuiti VLSI Obiettivo del lavoro Memorie Architettura di un circuito SRAM Matrice di memoria Cella di memoria statica Circuito di precarica Address decoding Struttura dell address decoder Selezione delle colonne Sense amplifier Write driver Modello sperimentale di memoria Algoritmi genetici Struttura di un AG Selezione Crossover Mutazione Inversione Elementi teorici Teoria degli schemi N-point crossover Adattamento dei parametri Modelli di guasto e algoritmi di collaudo Modelli di guasto Classificazione delle primitive di guasto Guasti di natura statica

4 4.2.2 Guasti di natura dinamica Pattern di collaudo March test Generazione automatica di march test Architettura dello strumento per la generazione di march test Codifica della soluzione Indirizzamento delle celle di memoria Address mode e address order Algoritmo di generazione dei march test Funzione di fitness La funzione di valutazione Calcolo della fitness Operatori genetici e funzioni specifiche Validazione della popolazione Interfacciamento con il simulatore Incremento della lunghezza delle sequenze di test Condizione terminale Interfaccia utente Caso di studio Difetti nella matrice di memoria Analisi dei difetti Parametri di ingresso Generazione di march test Sviluppi futuri A Modello sperimentale di memoria 96 A.1 Modulo circuitale SRAM con matrice 3x A.2 Cella statica A.3 Circuito di precarica A.4 Porte logiche Bibliografia 101 3

5 Capitolo 1 Introduzione La disponibilità di nuove tecnologie di fabbricazione permette oggi di realizzare sistemi integrati su un singolo circuito digitale (system on chip) dotati di tutti i componenti e le funzioni che in passato erano disponibili a livello di piastra. Le memorie sono i moduli con la più alta densità di transistor presenti su un circuito integrato digitale, e negli attuali system on chip la maggior parte dell area a disposizione sul silicio viene impiegata per la loro realizzazione. La Semiconductor Industry Association indica che entro il 2015 l area dedicata alla realizzazione di dispositivi di memoria coprirà circa il 90% - 94% dell area totale a disposizione sul circuito integrato [1]. Attualmente è possibile trovare circuiti digitali con decine di dispositivi di memoria che differiscono tra loro per dimensioni, tecnologia, protocolli di accesso e temporizzazioni. 1.1 Gli algoritmi genetici per il design, layout e test di circuiti VLSI Data la crescente complessità dei circuiti digitali, la loro progettazione e verifica richiede l utilizzo di strumenti EDA (Electronic Design Automation) efficienti, in grado di agevolarne lo sviluppo. Molti degli strumenti attuali consentono di assistere il progettista nelle diverse fasi del processo di design, in modo da consentire lo sviluppo del circuito in tempi rapidi. Questi strumenti infatti, sono in grado di svolgere automaticamente diversi compiti complessi quali, ad esempio, la generazione del layout e il calcolo del routing per i dispositivi presenti sul circuito. In altri casi 1

6 1 Introduzione hanno un intervento limitato e lasciano le decisioni critiche al progettista, come nel caso dello sviluppo di circuiti full custom in cui la generazione del layout o il calcolo del routing possono essere eseguiti parzialmente a mano. La figura 1.1 mostra le fasi principali del processo di design di circuiti digitali complessi. Inizialmente vengono Figura 1.1. Processo di design di circuiti VLSI create le specifiche del circuito in linguaggio naturale o con linguaggi di modellazione di alto livello, successivamente le specifiche vengono tradotte a livello comportamentale attraverso l uso di un linguaggio come il VHDL o il Verilog. A partire dalla descrizione comportamentale uno strumento automatico può generare la descrizione del circuito a livello RTL (Register-Transfer Level), in altri casi può essere creata manualmente utilizzando strumenti grafici o linguaggi di alto livello come il VHDL. Strumenti di sintesi automatica possono essere utilizzati per tradurre la descrizione RTL a livello gate o a livello elettrico (nuovamente la definizione dell architettura di basso livello può essere gestita dal progettista in modo diretto). Una volta che 2

7 1.1 Gli algoritmi genetici per il design, layout e test di circuiti VLSI il circuito è stato sintetizzato, è necessario controllarne il funzionamento, attraverso una fase di verifica funzionale, per garantire che il comportamento rispetti le specifiche iniziali. A tale scopo possono essere impiegati strumenti automatici per la simulazione funzionale, così come possono essere utilizzati strumenti di verifica formale. Vengono inoltre eseguite simulazioni del circuito a livello elettrico e delle tempistiche dei segnali e viene analizzato il consumo di potenza, che rappresenta un importante vincolo progettuale. Infine la fase di calcolo del layout e del routing e di generazione delle maschere di incisione può essere parzialmente o completamente automatizzata per mezzo di strumenti specifici, così come la fase di generazione dei pattern di collaudo. Nella maggioranza dei casi gli strumenti automatici si avvalgono di euristiche per poter completare il compito in tempi ragionevoli e spesso queste euristiche utilizzano gli algoritmi genetici. Data la loro efficacia nel risolvere problemi di ottimizzazione complessa, sono stati impiegati in diverse aree del design di circuiti digitali a larghissima scala di integrazione, quali il routing e il posizionamento di macrocelle, il partizionamento, il mapping su dispositivi FPGA, la valutazione della potenza dissipata e la generazione automatica di vettori di collaudo. Ad esempio, presso il dipartimento di automatica e informatica del Politecnico di Torino è stato sviluppato uno strumento per la generazione automatica di sequenze di test applicabili a circuiti sequenziali [20, 21]. I difetti fisici presenti nei dispositivi di memoria dipendono fortemente dal tipo di tecnologia di fabbricazione utilizzata per la realizzazione del circuito, pertanto l impiego di nuovi processi di fabbricazione comporta l insorgere di nuove tipologie di difetti e di conseguenza di nuovi modelli di guasto per i quali è necessaria la realizzazione di algoritmi di collaudo. Lo sviluppo di algoritmi efficienti specifici per i circuiti di memoria, assume un ruolo fondamentale al fine di garantire un elevato grado di copertura dei guasti e di conseguenza un innalzamento del livello qualitativo nella produzione dei circuiti stessi. Per rispondere adeguatamente a queste esigenze, negli ultimi anni la ricerca ha portato lo sviluppo di algoritmi e strumenti in grado di generare in modo automatico sequenze di test ottimali. Dato l orientamento del mondo industriale verso l impiego di soluzioni di collaudo per memorie denominate march test, la ricerca ha puntato verso lo sviluppo di strumenti di generazione automatica di sequenze di test basate sul modello dei march test. Questo tipo di algoritmi utilizzano una descrizione logica formale dei difetti fisici nota come modello di guasto funzionale, definita come sequenza di eccitazione e 3

8 1 Introduzione osservazione del guasto e rappresentata attraverso grafi di transizione o mediante la notazione dei march test. Questo processo di astrazione risulta essere indipendente dalla specifica architettura del circuito e si adatta allo sviluppo di architetture di MBIST (Memory Built-In Self-Test), per le quali è facile implementare sessioni di test complesse caratterizzate da un elevato grado di programmabilità. Gli attuali strumenti per la generazione automatica di march test impiegano modelli di guasto funzionali che sono sviluppati in modo non automatizzato, e la cui definizione richiede spesso una quantità di tempo notevole. 1.2 Obiettivo del lavoro L obiettivo di questo lavoro è stato lo sviluppo di uno strumento automatico, basato su un algoritmo genetico, per la generazione di sequenze di collaudo per memorie SRAM espresse sotto forma di march test. Lo strumento utilizza la descrizione a livello elettrico del circuito di memoria non difettoso e di quello difettoso per determinare la sequenza di collaudo. I difetti sono pertanto inseriti direttamente nel modello del circuito sotto forma di alterazioni dello schema elettrico. Un simulatore esterno (a livello elettrico) fornisce l andamento dei segnali relativi ai due modelli di memoria, per una data sequenza di operazioni. Lo strumento quindi analizza i dati forniti dal simulatore al fine di determinare il march test in grado di coprire il difetto iniettato. Inoltre i march test generati sono in grado di rappresentare i modelli di guasto funzionali presenti in letteratura [15, 18], e possono essere impiegati da strumenti tradizionali di generazione di test al fine di massimizzare la copertura dei guasti. 4

9 Capitolo 2 Memorie La progettazione di un moderno circuito digitale VLSI consente l utilizzo di un elevato numero di moduli di memoria ciascuno dei quali differisce per caratteristiche quali la tecnica di accesso e di memorizzazione dei dati, le tempistiche di accesso e la tecnologia di fabbricazione. Circuiti digitali moderni possono arrivare a contenere anche centinaia di moduli di memoria embedded. Tra le tipologie di memoria embedded che possono essere utilizzate per la realizzazione di circuiti complessi vi sono moduli ROM, E 2 PROM, FLASH, DRAM e moduli SRAM, i quali costituiscono la maggior parte dei core presenti sul chip. In aggiunta, si sta diffondendo anche l uso di moduli CAM sia nella versione standard sia in quella ternaria (TCAM). Tutti questi tipi di memoria possono essere realizzati con differenti tecnologie produttive, ciascuna delle quali presenta caratteristiche particolari. La principale tecnologia di fabbricazione resta quella CMOS, impiegata per la fabbricazione delle memorie statiche e della logica del circuito. Tuttavia la richiesta di prestazioni elevate porta all impiego di tecnologie differenti come, ad esempio, la tecnologia SOI (Silicon On Insulator) che permette di ottenere velocità di commutazione maggiori rispetto al tradizionale CMOS. Inoltre la tecnologia SiGe (silicio-germanio) impiegata in contesti applicativi come il settore delle telecomunicazioni, richiede sempre più spesso l uso di dispositivi di memoria. I moduli di memoria presenti sugli odierni circuiti digitali possono avere un numero di porte di accesso superiore a uno. In passato il numero di dispositivi multiporta presenti sul chip era molto basso e i dispositivi stessi disponevano di un numero molto basso di porte, per contro oggi sia il numero di dispositivi, sia il numero di porte per dispositivo è aumentato notevolmente e non 5

10 2 Memorie è raro trovare memorie dotate di nove porte. La tecnica di accesso alle diverse porte costituisce un elemento ulteriore di differenziazione. In alcuni casi infatti si parla di memorie pseudo-multiporta, in quanto si usa un clock a più alta frequenza per garantire N accessi sequenziali all interno di un singolo ciclo di clock di sistema. L uso di memorie ad accesso casuale in tecnologia statica (SRAM) è ancora preponderante nei circuiti digitali odierni per via della loro elevata velocità di accesso ai dati. Basti pensare ai moderni microprocessori la cui area sul silicio è sempre maggiormente adibita ad ospitare memorie cache, e in cui tutte le tecniche legate alla predizione dei salti condizionali o alla traduzione da indirizzi virtuali a reali è realizzata in hardware appogiandosi su blocchi di memoria statica. Dai dati contenuti nella roadmap tracciata dall ente International Technology Figura 2.1. Previsione di sviluppo dell area occupata da una singola cella statica Roadmap for Semiconductor [2], emerge il continuo trend di riduzione delle dimensioni delle celle statiche, come è visibile nella figura 2.1, e il conseguente continuo aumento nella densità dei transistor visibile in figura 2.2. Da tali dati emerge quindi il fatto che i dispositivi di memoria, e in particolare quelli realizzati in tecnologia statica, sono e saranno i dispositivi a più alta densità nei circuiti attuali e di prossima generazione, e che pertanto sia richiesto lo sviluppo di tecniche di test adeguate. Per questo lavoro si è quindi deciso di focalizzare l attenzione su questo tipo di dispositivi, e come primo obiettivo si è realizzato un modello di memoria statica descritto a livello transistor. 6

11 2.1 Architettura di un circuito SRAM Figura 2.2. Densità di transistor per i circuiti SRAM espressa in milioni per cm Architettura di un circuito SRAM Un circuito di memoria ad accesso casuale, realizzato in tecnologia statica (SRAM) utilizza un insieme di celle realizzate mediante dispositivi latch per immagazzinare l informazione binaria al suo interno, e poterla successivamente richiamare. Lo schema rappresentato in figura 2.3 mette in evidenza i principali moduli logici costituenti un circuito SRAM: memory array: contiene il vettore di celle che permettono l immagazzinamento dell informazione e generalmente presenta un organizzazione matriciale di tipo N M; address decoder: permette la selezione di una cella all interno del vettore di memorizzazione durante un operazione di lettura o di scrittura, in base alla decodifica dell indirizzo presente sul bus di ingresso. Poichè il vettore di memorizzazione presenta in genere un organizzazione matriciale, l indirizzo è suddiviso in due campi, che permettono di selezionare, attraverso la loro decodifica, rispettivamente la riga e la colonna relative alla cella in esame (row decoder/column decoder); precharge circuit: permette di portare allo stesso potenziale le bit line connesse alle celle della matrice di memoria prima di un operazione di lettura o scrittura; 7

12 2 Memorie Figura 2.3. Schema a blocchi di una memoria SRAM column selection circuit: permette di isolare le celle della matrice di memoria dai circuiti di I/O, quando nessuna delle celle è coinvolta in un operazione di lettura o di scrittura; I/O interface: l interfaccia di I/O è costituita da circuiti separati per lettura e per la scrittura dell informazione nella matrice di memoria. I circuiti che realizzano le operazioni di scrittura del dato presente sul bus in ingresso sono indicati come write driver, mentre i circuiti che realizzano la lettura del dato in una cella sono indicati come sense amplifier; R/W logic: questo modulo contiene la logica necessaria a guidare le operazioni di lettura e scrittura, procedendo ad abilitare le sezioni corrette del modulo di I/O. 2.2 Matrice di memoria La struttura principale di un circuito SRAM è rappresentata dalla matrice di memoria (memory array), in quanto fornisce il supporto per l immagazzinamento fisico dei dati. Dal punto di vista logico è possibile rappresentare la struttura interna di un dispositivo di memoria come un vettore lineare di elementi di memoria. Tuttavia 8

13 2.2 Matrice di memoria dal punto di vista progettuale, l organizzazione delle celle in forma di vettore pone grossi limiti, legati alla difficoltà di riuscire a trovare un piazzamento corretto del circuito all interno dell area di silicio a disposizione, per via della struttura fortemente allungata che ne deriva. Per questioni legate all ottimizzazione del layout del circuito, il vettore logico viene organizzato in una matrice di elementi (vettore a due dimensioni), pur mantenendo la sequenzialità delle celle, che possono continuare ad essere rappresentate, dal punto di vista logico, come vettore lineare. Scegliendo un organizzazione di tipo matriciale l indirizzo associato a ciascuna cella viene suddiviso in due campi che permettono la selezione della riga e della colonna relative. L organizzazione a matrice può essere estesa ulteriormente verso strutture a tre dimensioni in cui l indirizzo associato alle celle è suddiviso in tre campi: due permettono di individuare la riga e la colonna all interno di una sottomatrice la cui selezione è fornita dal contenuto del terzo campo. Queste tecniche di partizionamento sono utilizzate per minimizzare in fase di progettazione la presenza di difetti, in particolare di difetti intraword che si presentano tra i bit di una stessa parola di dato. In generale i circuiti di memoria permettono l immagazzinamento di dati sotto forma di parole di N bit, ciascun elemento del vettore logico immagazzina quindi N bit di dato. A livello fisico ciascuna cella immagazzina un singolo bit di dato, pertanto la gestione delle parole di dato ad N bit viene realizzata agendo sulla rete combinatoria dei decoder di indirizzo, capaci in questo caso di selezionare per ogni operazione le N celle associate alla parola di dato, e attivare i rispettivi N circuiti di scrittura o lettura Cella di memoria statica Un circuito di memoria SRAM utilizza una matrice di celle elementari per immagazzinare l informazione, ciascuna delle quali è costituita da un latch. Rispetto alle celle di memoria costituite da un condensatore integrato (utilizzate per la realizzazione dei circuiti DRAM), l utilizzo di un dispositivo latch non richiede fasi periodiche di refresh, inoltre il latch garantisce ridotti tempi di accesso, e quindi maggiore velocità di scrittura e di lettura, anche se l area occupata sul silicio risulta maggiore rispetto ad una cella realizzata mediante condensatore integrato. La struttura più semplice in grado di realizzare un latch è costituita da due inverter in cascata reazionati positivamente. La reazione positiva tra i due inverter consente di forzare lo stato 9

14 2 Memorie del latch in modo stabile, infatti se si indica con A e Ā rispettivamente l ingresso e l uscita del primo inverter e con B e B quelli del secondo, allora valgono le relazioni: Ā = B B = A Se si forza dall esterno il valore del nodo di ingresso A = 0 allora sono valide le relazioni A = B = 0 e B = mantenga in modo stabile lo stato interno: Ā = 1, le quali permettono di stabilire come il latch S 0 = { A = 0, B = 1 } Analogamente se si forza il valore del nodo di ingresso A = 1 la catena di relazioni diventa A = B = 1 e B = Ā = 0, ciò permette di definire l altro stato stabile che caratterizza il dispositivo latch: S 1 = { A = 1, B = 0 } L informazione binaria viene immagazzinata all interno della cella in forma differenziale, associando ciascuno dei due bit a uno dei due stati stabili del latch, in generale l associazione prevede di memorizzare il bit 0 sotto forma di stato S 0 e il bit 1 sotto forma di stato S 1. Dal punto di vista circuitale ciascuna cella di memoria deve essere facilmente scrivibile e deve risultare stabile sia durante le operazioni di lettura sia durante i cicli di idle, inoltre deve essere in grado di mantenere il proprio stato interno indipendentemente dalle azioni svolte sulle altre celle vicine. Lo schema circuitale standard, mostrato in figura 2.4, è costituito da 6 transistor mosfet, di cui quattro utilizzati per la realizzazione del latch interno e due per le connessioni esterne. In particolare i transistor indicati come PASS 1 e PASS 2 sono impiegati come trasmission gate (data la simmetria strutturale dei dispositivi mosfet) per la connessione del latch con le due bit line esterne per lo scambio dei dati. I due trasmission gate sono connessi al terminale di controllo per la selezione della linea WL (word line) all interno della matrice di memorizzazione. Il latch integrato è realizzato mediante due inverter CMOS reazionati positivamente, rappresentati rispettivamente dai transistor P 1 N2 e da P 3 N 4. I dispositivi P 1 e P 3 sono i due transistor a canale p relativi al percorso di pull-up, mentre N 2 e N 4 sono quelli a canale n relativi al percorso di pull-down. In alcuni casi applicativi è possibile ricorrere ad una struttura avente solo 4 transistor a canale n: due trasmission gate e due dispositivi 10

15 2.2 Matrice di memoria Figura 2.4. Architettura di una cella statica standard relativi al percorso di pull-down, mentre il percorso di pull-up è realizzato mediante due resistori integrati di elevato valore. Ad oggi l architettura a 6 transistor rimane quella maggiormente impiegata a livello industriale. L architettura della cella a 6 transistor può essere implementata a livello fisico in differenti modi. Il layout scelto per la realizzazione della singola cella influisce sia sul layout complessivo del circuito, ed in particolare della matrice di memorizzazione, sia sulla sensibilità del sistema agli errori. In figura 2.5 è mostrato un possibile layout per la cella a 6 transistor, in cui si osservano i due pad di connessione con le bit line (true bit line e complement bit line). Il pad presente nella parte superiore è utilizzato per la connessione della singola cella al terminale di alimentazione VDD, così come il pad presente nella parte bassa in posizione centrale consente la connessione alla linea di massa del circuito. I due transistor a canale n sono formati dalla zona di diffusione attraversata dalla struttura di polisilicio che costituisce la linea di connessione con la word line. I due dispositivi a canale p sono invece formati dalla zona di diffusione e dalle strutture in polisilicio visibili in alto e che realizzano le connessioni tra i dispositivi mosfet del latch. Infatti ogni volta che la zona di diffusione viene attraversata da una struttura in polisilicio si crea un transistore mosfet. Se si considera il layout alternativo presente in figura 2.6, si osserverà un differente posizionamento dei dispositivi nella cella e un numero differente di pad di connessione con il resto del circuito. I dispositivi mosfet a canale p sono presenti sempre nella parte alta della cella, ma utilizzano ciascuno un terminale separato per 11

16 2 Memorie Figura 2.5. Layout per la cella standard a 6 transistor la connessione con la linea di alimentazione VDD. Anche i dispositivi a canale n sono posizionati sempre nella zona bassa della cella, e anche in questo caso utilizzano ciascuno un terminale separato per la connessione verso la linea di massa GND. Inoltre il secondo layout presenta uno sviluppo maggiore nella direzione orizzontale e la presenza di un numero maggiore di pad di connessione influenza il restante layout della matrice di memorizzazione. In questo caso infatti i pad di connessione alle linee di alimentazione e massa possono essere condivisi tra celle adiacenti, così come i pad relativi ai terminali delle bit line possono essere utilizzati in comune tra due celle della stessa colonna. Questo secondo layout risulta quindi molto più efficace dal punto di vista della progettazione del circuito di memoria, permettendo un risparmio di area e semplificandone il routing. Tuttavia dal punto di vista del collaudo il secondo layout rende il circuito più sensibile alla presenza di difetti, per esempio un contatto di alimentazione che presenti una resistività eccessiva 12

17 2.2 Matrice di memoria Figura 2.6. Layout alternativo per la cella standard a 6 transistor influenzerà il comportamento di tutte le celle ad esso connesse. Pertanto il layout utilizzato nella realizzazione del circuito deve essere accuratamente scelto sia in funzione dell ottimizzazione dell area occupata, sia rispetto alla possibile sensibilità ai difetti e all influenza che questi hanno sulla stabilità della cella. Quest ultima è rappresentata dal parametro: β = ( W peff Lp eff Lt ) eff W t eff in cui W p eff e Lp eff rappresentano rispettivamente la larghezza e la lunghezza efficace del canale n dei dispositivi di pull-down, mentre W t eff e Lt eff sono rispettivamente la larghezza e la lunghezza efficace dei trasmission gate. A livello industriale si hanno valori di β compresi nell intervallo [1.0, 2.0]. Non solo la scelta del layout della cella influenza anche la progettazione dei sistemi di MBIST per l esecuzione dei test, delle soluzioni di design for testability e dei blocchi ridondanti per la correzione dei guasti. 13

18 2 Memorie 2.3 Circuito di precarica A differenza di quanto avviene nelle celle DRAM, lo scopo del circuito di precarica non è quello di eseguire il refresh dei dati in esse contenuti, che a causa delle correnti di leakage andrebbero persi. Il circuito di precarica (precharge circuit) in una memoria SRAM serve a portare il livello di tensione delle due bit line di una colonna al valore di alimentazione VDD, all inizio di un operazione di scrittura o di lettura su una delle celle della colonna stessa. Poichè la lettura del contenuto di una cella avviene in modo differenziale, amplificando la differenza di tensione presente tra le due bit line, è importante che la tensione a cui queste si trovano sia posta ad un valore noto e possibilmente uguale. L operazione di lettura provoca la Figura 2.7. Circuito di precarica per le bit line scarica di una delle linee della colonna, in particolare se la cella memorizza il valore 0 avverrà la scarica della true bit line, viceversa se la cella memorizza il valore 1 avverrà la scarica della complement bit line. L effetto di scarica è dovuto al carico capacitivo della linea stessa ed è legato all effetto capacitivo parassita dovuto alla lunga metallizzazione. Va inoltre osservato che se dal punto di vista logico è possibile immaginare che l operazione di lettura sposti uno 0 logico su una delle due bit line (a seconda del bit memorizzato nella cella), a livello fisico tale differenza risulta essere dell ordine di circa 100 mv. Come si osserva nello schema riportato in figura 2.7 il circuito di precarica è composto da tre transistor mosfet a canale p pilotati sul terminale di gate dal segnale di controllo P RECHG (set precharge). I tre transistor sono utilizzati in configurazione di trasmission gate. I mosfet P 1 e P 2 hanno un lato comune che viene connesso direttamente alla linea VDD, mentre il transistor EQ è 14

19 2.4 Address decoding connesso alle due bit line. I due transistor P 1 e P 2 hanno quindi lo scopo di forzare il valore di tensione di ciascuna delle bit line al valore di alimentazione. Il valore di tensione della precarica è fissato tipicamente a VDD perchè in questo modo si agevola la fase di amplificazione dei circuiti di lettura e quindi si minimizzano gli errori dovuti a riconoscimenti della tensione differenziale sbagliati, inoltre può essere conveniente data l elevata capacità di carico introdotta dalla metallizzazione delle bit line. Il transistor EQ assume invece il ruolo di equalizzatore, portando la tensione di ciascuna delle due bit line allo stesso valore. In genere se una delle due bit line raggiunge prima il valore di alimentazione, il mosfet di equalizzazione permette lo scorrimento di una corrente verso l altra linea, agevolandone quindi il processo di precarica (la corrente si annulla quando il differenziale tra le linee diventa nullo). 2.4 Address decoding La selezione delle celle all interno della matrice di memorizzazione avviene attraverso l emissione di un indirizzo, relativo alla cella interessata, da parte di un dispositivo esterno. Data l organizzazione di tipo matriciale della struttura di memorizzazione, l indirizzo è suddiviso in due campi che permettono di selezionare la riga e la colonna associate alla cella indirizzata (nel caso di memorie con parole di ampiezza N bit, l indirizzo permette la selezione di N colonne relative agli N bit della parola). L indirizzo esterno viene quindi bufferizzato internamente al circuito di memoria e ciascuno dei due campi di selezione viene portato in ingresso ad un circuito di decodifica. In genere si associano i bit più significativi dell indirizzo al campo di selezione della riga, e i bit meno significativi al campo di selezione della colonna. Se nella matrice vi sono M righe ed N colonne allora ciascuno dei due campi dovrà essere formato rispettivamente da k 1 = log 2 (M) e da k 2 = log 2 (N) bit. In generale il numero di celle selezionabili all interno della matrice di memorizzazione, e quindi lo spazio di indirizzamento, è pari ad una potenza di due. In particolare ciascuno dei due campi sarà in grado di selezionare rispettivamente un numero di righe e di colonne corrispondente ad una potenza di due. Comunque questa scelta non è obbligatoria, pertanto sarà compito della circuiteria esterna evitare la generazione di indirizzi non validi. 15

20 2 Memorie Struttura dell address decoder Il circuito di decodifica (address decoder) è costituito da una rete combinatoria in grado di tradurre l indirizzo relativo al campo di riga o di colonna dell indirizzo base nel corrispondente indirizzo lineare rappresentato dal segnale di selezione della singola riga (word line) o della singola colonna (column selection). La struttura della rete combinatoria, che viene realizzata utilizzando porte logiche AND, OR (NAND, NOR) e NOT, presenta il segnale di controllo EN (enable) utilizzato per attivare la selezione di uscita durante l intervallo di tempo in cui i dati relativi all indirizzo sono stabili agli ingressi del circuito di decodifica. Si può inoltre osservare che per Figura 2.8. Decoder di indirizzo a due ingressi - quattro uscite e struttura del gate a 3 ingressi utilizzato nella rete combinatoria del decoder via dell indipendenza della decodifica del campo di riga e di colonna, l attivazione del singolo segnale WL (word line) abilita tutte le celle della riga selezionata alle rispettive bit line, ed è solo con la selezione della colonna che si connette la coppia di bit line associate alla cella selezionata con i circuiti dell interfaccia di I/O. In sistemi più complessi l indirizzo è scomposto in tre campi, di conseguenza un terzo circuito di decodifica permette di selezionare la sottomatrice interessata dall operazione di lettura o scrittura, e solo successivamente la decodifica della riga e della colonna nella sottomatrice abiliteranno la cella indirizzata. Ciò richiede un attento studio delle temporizzazioni dei segnali di controllo dei decoder in fase di progettazione. In figura 2.8 è rappresentato lo schema di un decoder a due ingressi e quattro uscite basato su porte logiche AND. 16

21 2.5 Sense amplifier Selezione delle colonne Il circuito di selezione della colonna (column selection circuit) è costituito da due transistor a canale n utilizzati in configurazione di transmission gate. Lo scopo del circuito è di connettere le bit line relative alla cella selezionata ai circuiti di I/O. Il Figura 2.9. Circuito di selezione e isolamento della colonna della matrice di memoria circuito permette la connessione della cella con l ingresso dei circuiti di lettura o le uscite dei circuiti di scrittura, rispettivamente durante le operazioni di lettura e scrittura. Durante i cicli di idle il circuito isola la colonna dalla sezione di I/O costituita dal sense amplifier e dal write driver. Come si può osservare nello schema riportato in figura 2.9, i due mosfet sono pilotati dal segnale di controllo comune COLSEL (column selection) corrispondente al segnale di uscita del decoder di colonna. 2.5 Sense amplifier L amplificatore di uscita (sense amplifier) presente all interno dell interfaccia di I/O, permette di amplificare la differenza di tensione presente tra le bit line della cella selezionata, durante le operazioni di lettura. La progettazione del sense amplifier è molto delicata, in quanto permette di stabilire il valore del bit contenuto nella cella. Il sense amplifier è costituito da un circuito di amplificazione differenziale tale che, se si indicano con v + e v i nodi di ingresso, valgono le relazioni seguenti: H se (v d = v + v ) > 0 V o = L se (v d = v + v ) < 0 17

22 2 Memorie dove v d rappresenta la differenza tra la tensione del nodo v + e quella del nodo v. In letteratura [3] sono presenti diverse soluzioni circuitali utilizzate per la realizzazione del circuito di amplificazione di uscita, e molte sono oggetto di studio per la loro ottimizzazione. Una delle soluzioni comunemente utilizzata è chiamata latch sense amplifier (figura 2.10), ed è basata sull uso di un latch analogo a quello presente nelle celle di memoria per ottenere l effetto di amplificazione (le bit line di ingresso sono direttamente connesse ai nodi a drain comune del latch). Il latch rimane isolato dalle celle della colonna per mezzo del circuito di selezione della colonna, e viene pilotato attraverso il segnale di controllo SSA (set sense amplifier) attivato dalla logica di controllo durante le operazioni di lettura. La connessione tra il Figura Latch sense amplifier latch di amplificazione e le bit line della colonna crea un effetto di accoppiamento capacitivo (effetto capacitivo di Miller). Tuttavia tale effetto non influenza il comportamento del sense amplifier quando viene selezionato. L attivazione del circuito di selezione della colonna permette la trasmissione del segnale differenziale agli ingressi del sense amplifier e attivando il segnale di controllo SSA lo si amplifica fino a che non raggiunge il livello di uscita prestabilito. Va osservato che le attuali celle di amplificazione presentano una sensibilità di circa 80 mv, questo significa che sono in grado di riconoscere correttamente segnali differenziali con un ampiezza minima di circa 80 mv, mentre segnali differenziali inferiori al valore di sensibilità non sono 18

23 2.6 Write driver correttamente riconosciuti. Ne consegue l importanza della corretta progettazione dello stadio di precarica che agevola la fase di sensing dell amplificatore. Una soluzione circuitale alternativa consiste nel connettere le bit line di ingresso direttamente ai terminali di gate dei mosfet a canale n. Le bit line di uscita sono prelevate sempre dal nodo a drain comune della cella di amplificazione, ottenendo una separazione fisica tra le linee di ingresso e di uscita dell amplificatore. Un alternativa è data dai circuiti di amplificazione di corrente (current sense amplifier) in cui il segnale di uscita si ottiene misurando il flusso di corrente che scorre nelle bit line di ingresso durante l operazione di lettura (SSA attivo). Tuttavia gli amplificatori di corrente risultano essere maggiormente sensibili ai difetti presenti nelle celle di memoria, in quanto il livello di uscita viene alterato se durante la fase di amplificazione (SSA attivo) il flusso di corrente in ingresso cambia. Ne consegue che, in genere, gli amplificatori di corrente presentano una fase di sensing di durata superiore rispetto agli amplificatori differenziali di tensione. La determinazione della corretta temporizzazione del segnale di controllo SSA rispetto al segnale di attivazione del circuito di selezione della colonna, rappresenta una fase delicata del progetto del circuito di memoria e in particolare di quello di amplificazione. Per ottenere questo risultato è possibile ricorrere a specifiche soluzioni circuitali che forniscono la corretta sincronizzazione dei segnali. A questo scopo è possibile ricorrere a soluzioni basate su una dummy word line, in cui un segnale di word line aggiuntivo è utilizzato per eseguire la sincronizzazione con il segnale SSA. Altre tecniche circuitali fanno invece uso di una dummy bit line, sempre con l obiettivo di sincronizzare il segnale di attivazione dell amplificatore di uscita. Inoltre, per ottenere il corretto livello del segnale di uscita, è possibile ricorrere a soluzioni di amplificazione a più stadi (in genere si usano soluzioni a due stadi che possono essere realizzati con soluzioni circuitali differenti), in cui gli stadi successivi al primo permettono di avere un completo adattamento del livello di tensione del segnale di uscita. 2.6 Write driver Il circuito utilizzato per eseguire la scrittura dei dati è chiamato write driver. Come esposto nei paragrafi precedenti le celle della matrice di memorizzazione immagazzinano l informazione in forma differenziale, inoltre poichè le celle sono costituite da un latch connesso alle bit line tramite due trasmission gate, l informazione differenziale 19

24 2 Memorie viene in realtà trasferita da e verso le celle forzando il valore logico 0 su una delle due linee. Infatti i due trasmission gate della cella di memorizzazione sono in grado Figura Schema del circuito di scrittura di trasferire efficacemente lo 0 logico ma non l 1 logico. Il circuito di scrittura dovrà quindi essere in grado di forzare il valore 0 su una delle due bit line (a seconda del dato binario che deve essere trasferito), indipendentemente dal valore precedente presente nella cella e quindi dallo 0 logico trasferito dalla cella alle bit line quando questa è selezionata. Per ottenere questo è necessario che il write driver sia in grado di trasferire un valore tensione, associato allo 0 logico, dominante rispetto a quello debole prodotto dalla cella, in modo da forzare la scrittura del valore corretto. Il circuito rappresentato in figura 2.11 mostra lo schema circuitale standard utilizzato per la realizzazione del write driver e fa uso di due inverter chiamati gated inverter associati alla coppia di bit line. I due mosfet interni (rispettivamente P 2 N3 per la true bit line e P 6 N7 per la complement bit line) realizzano due inverter CMOS, i restanti quattro mosfet svolgono la funzione di gating e sono pilotati dal segnale di controllo WE (write enable). Quando viene trasferito il bit di dato 0 il segnale WE forza il nodo della cella corrispondente alla true bit line, attraverso il ramo di sinistra del write driver, ad un valore di tensione corrispondente allo 0 logico. Analogamente la scrittura del bit di dato 1 forzerà la tensione associata allo 0 logico sul nodo della cella corrispondente alla complement bit line, tramite il ramo destro del write driver. 20

25 2.7 Modello sperimentale di memoria Per garantire la corretta trasmissione del dato in forma differenziale i mosfet a canale n presentano dimensioni simili a quelle dei mosfet a canale p, rispetto al consueto rapporto di due a uno tra le dimensioni dei mosfet a canale p e quelli a canale n. Una soluzione alternativa poco utilizzata, impiega un circuito in grado di forzare lo 0 logico sulla bit line opportuna e di portare l altra bit line in uno stato di alta impedenza mendiante un circuito tri-state. 2.7 Modello sperimentale di memoria Lo schema del circuito SRAM in tecnologia CMOS utilizzato per l esecuzione delle simulazioni a livello elettrico è rappresentato in figura Il sistema è composto da una matrice 3 3, la quale permette l analisi di modelli di guasto che coinvolgono anche più celle, oltre all esplorazione di differenti modi di indirizzamento 1. Il numero di componenti associati ai circuiti di precarica delle bit line, di address decoding, d interfaccia di I/O e di controllo è stato minimizzato. Questa scelta rappresenta un compromesso tra la velocità di esecuzione delle simulazioni da parte del simulatore e l utilizzo di un modello di memoria descritto a livello elettrico coerente, inoltre questa scelta è legata alla volontà di concentrare l attenzione sui soli difetti relativi alla matrice di memorizzazione, assumendo quindi che i circuiti di decodifica degli indirizzi, di precarica, di controllo e dell interfaccia di I/O siano correttamente funzionanti. Nel modello sono quindi presenti i moduli di precarica delle bit line, un semplice circuito guida utilizzato durante le operazioni di scrittura, i circuiti di selezione e isolamento delle colonne e un gruppo di porte logiche. Sono invece assenti i circuiti di amplificazione utilizzati durante le operazioni di lettura. Per semplificare la gestione delle simulazioni e l interfacciamento dello strumento per la generazione automatica con il simulatore, si è fissato un ciclo di durata pari a 10 ns sia per le operazioni di scrittura sia per quelle di lettura. Un segnale di clock (clock precharge) con frequenza di 100 MHz esegue ciclicamente la fase di precarica delle bit line alla tensione di alimentazione VDD (per semplicità la precarica delle bit line avviene durante i primi 5 ns di ogni ciclo operativo, compresi i cicli di idle). La matrice di memorizzazione è formata da 9 celle disposte in configurazione 3 3. Ogni cella è connessa alla propria coppia di bit line, ad ogni bit line è connessa una capacità 1 Il concetto di modo di indirizzamento è espresso nel capitolo 4 in riferimento all analisi dello strumento automatico per la generazione di march test 21

26 2 Memorie Figura Modello sperimentale di memoria statica con matrice 3 3 di valore pari a 0.01 pf utilizzata per simulare l effetto capacitivo dovuto alla metallizzazione. Una coppia di mosfet a canale n realizza il circuito di selezione delle colonne, che viene pilotato dal segnale di controllo emesso da un gruppo di porte logiche. L interfaccia di I/O è costituita quindi da un solo inverter che permette di eseguire le scritture differenziali sulle celle della matrice. Nello schema non sono presenti i sense amplifier di uscita, quindi le operazioni di lettura sono gestite direttamente dallo strumento di generazione automatico che simulerà il comportamento del latch di amplificazione. Nel circuito è presente un gruppo di 6 porte logiche AND che consentono la gestione sia dell indirizzamento sia delle operazioni di scrittura/lettura. In particolare le porte a due ingressi permetto la selezione della word line interessa dall operazione corrente, mentre quelle a tre ingressi permettono la selezione della colonna interessata dall operazione corrente, oltre all attivazione del segnale di controllo W/ R che specifica il tipo di operazione da eseguire. La lettura dei dati viene eseguita direttamente dallo strumento per la generazione automatica di march test analizzando il valore dei nodi di connessione delle bit line con il circuito di selezione della colonna (probe nodes). Tutte le operazioni sono eseguite durante 22

27 il secondo semiciclo operativo, attraverso l attivazione del segnale di controllo EN (enable). Questa struttura è stata scelta perchè permette di mantenere un interfaccia composta dai vari gruppi di segnali che tipicamente costituiscono l interfaccia di memoria, senza influire sul tempo complessivo di simulazione del circuito. In figura 2.13 è riportato l andamento dei segnali di interfaccia relativo ad un ciclo di scrittura, seguito da un ciclo di lettura. Come si osserva dalla figura il ciclo di pre- Figura Memoria statica semplificata con array da 9 celle carica dura fino all istante t = t ns (t 0 rappresenta l istante iniziale del ciclo operativo), dove il segnale P RECHG, corrispondente al segnale periodico del generatore precharge clock, inizia una transizione di 0.5 ns al termine della quale risulta disattivato. Contemporaneamente al fronte di salita del segnale P RECHG si ha l attivazione del segnale di EN (fronte di salita del segnale di enable), che permette l esecuzione dell operazione di lettura o di scrittura. Nello stesso intervallo di tempo viene opportunamente commutato il segnale di controllo W/ R per la selezione dell operazione corrente. I segnali relativi al bus dati e indirizzi sono commutati all interno del ciclo di precarica (t = t ns), in modo che si abbiano a disposizione dati e indirizzi validi nell istante in cui si abilita l esecuzione dell operazione sulla cella selezionata. Nelle tabelle 2.1 e 2.2 sono riportati i parametri relativi al modello dei dispositivi mosfet impiegati nella definizione del modello sperimentale di memoria SRAM.

28 2 Memorie Parameter Cell latch Cell latch Cell pass transistor Type nmos pmos nmos Width E E E-06 Length E E E-06 Level L E E E-06 W E E E-06 Vto Kp E E E-06 Gamma Phi Lambda Is E E E-15 Js Pb Pbsw Cj Cjsw Cgso Cgdo Cgbo Tox E E-09 0 Xj Ucrit E E E+03 Diomod Vfb Leta Weta U Temp Vdd Xpart Tabella 2.1. Parametri per il modello spice dei dispositivi mosfet della cella SRAM 24

29 2.7 Modello sperimentale di memoria Parameter Precharge Column selection Logic Logic Type pmos nmos nmos pmos Width E E E E-06 Length E E E E-06 Level L E E E E-06 W E E E E-06 Vto Kp E E E E-06 Gamma Phi Lambda Is E E E E-15 Js Pb Pbsw Cj Cjsw Cgso Cgdo Cgbo Tox Xj Ucrit E E E E+03 Diomod Vfb Leta Weta U Temp Vdd Xpart Tabella 2.2. Parametri per il modello spice dei dispositivi mosfet per i circuiti di controllo 25

30 Capitolo 3 Algoritmi genetici Gli algortimi genetici appartengono alla classe degli algoritmi evolutivi e sono stati introdotti dal Prof. John Holland nel 1975 presso l università del Michigan e successivamente sono divenuti popolari grazie al contributo del Prof. Goldberg presso l università dell Illinois. L idea del Prof. Holland è stata quella di incorporare all interno di un algoritmo tradizionale i meccanismi propri dell evoluzione degli organismi biologici. Questi meccanismi derivano da un insieme di osservazioni relative al modello di evoluzione naturale: l evoluzione opera a livello genetico agendo sui cromosomi degli individui (i cromosomi di fatto codificano l informazione che definisce gli individui stessi ) piuttosto che sull individuo nel suo complesso; la pressione ambientale, chiamata selezione, favorisce la riproduzione dei cromosomi che definiscono gli individui con caratteristiche migliori, cioè quelli con un migliore adattamento alle condizioni dell ambiente esterno; il processo di riproduzione è il principale meccanismo di evoluzione degli individui. Tale processo agisce in modo da ricombinare il materiale genetico contenuto nei cromosomi di due individui (genitori), al fine di ottenere due nuovi individui (figli) che entreranno a far parte della popolazione. Questo meccanismo stabilisce inoltre il passaggio da una generazione a quella successiva; un altro meccanismo su cui si basa l evoluzione è dovuto all azione del processo di mutazione. Tale processo agisce sui nuovi individui generati dal processo 26

31 di riproduzione, alterandone in modo casuale il cromosoma, con lo scopo di introdurre nuovo materiale genetico. Questo materiale introduce nuove caratteristiche nella popolazione che diversamente non sarebbero ottenibili mediante il solo processo di riproduzione; l evoluzione è un meccanismo senza memoria, questo significa che la sua conoscenza è basata esclusivamente sull informazione contenuta nei cromosomi degli individui appartenenti alla popolazione corrente. Sulla base di queste semplici osservazioni, Holland propose l idea di introdurre processi di selezione, riproduzione e mutazione analoghi a quelli sopra esposti all interno di una procedura algoritmica, al fine di utilizzare l enorme potenziale insito nell evoluzione per risolvere problemi complessi. Un algoritmo genetico (AG) presenta generalmente le seguenti caratteristiche: ogni cromosoma è definito mediante una sequenza di caratteri, chiamati geni ed apparteneti ad un insieme che definisce l alfabeto. L alfabeto contiene un numero finito di simboli, ciascuno dei quali definisce il valore che un gene può assumere all interno del cromosoma, cioè stabilisce il suo allele. Un tipico alfabeto utilizzato negli algoritmi genetici è quello binario, composto dai soli alleli 1 e 0. Il cromosoma rappresenta l individuo all interno della popolazione corrente ed esprime la soluzione al problema considerato; una funzione f(x), chiamata funzione di valutazione o fitness, permette di esprimere un giudizio sull efficacia di un individuo rispetto al problema affrontato. Soluzioni migliori saranno quindi associate a valori di fitness più alti; l insieme delle funzioni di selezione, riproduzione e mutazione permette all algoritmo di evolvere da una generazione a quella successiva, attraverso l incrocio dei geni relativi alle soluzioni con fitness più alta. La realizzazione di un algoritmo genetico si basa quindi sulla definizione della codifica dei cromosomi associata ad una generica soluzione e la definizione della funzione di valutazione specifica per il problema affrontato. In particolare la scelta della codifica influenza anche la successiva definizione degli operatori genetici che dovranno poi manipolare i cromosomi. In molti problemi di ottimizzazione combinatoria la 27