Microelettronica analogica

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3 Giuseppe Ferri Nicola Carlo Guerrini Microelettronica analogica Lucidi ed esercitazioni

4 Copyright MMVII ARACNE editrice S.r.l. via Raffaele Garofalo, 33 A/B 0073 Roma (06) ISBN I diritti di traduzione, di memorizzazione elettronica, di riproduzione e di adattamento anche parziale, con qualsiasi mezzo, sono riservati per tutti i Paesi. Non sono assolutamente consentite le fotocopie senza il permesso scritto dell Editore. I edizione: gennaio 2005 II edizione: gennaio 2007

5 Prefazione Questo libro è costituito dalla raccolta dei lucidi proiettati a lezione e dalle esercitazioni SPICE relative al Corso di Microelettronica (Nuovo Ordinamento, a partire dall a.a ), tenuto presso la Facoltà di Ingegneria dell Università di L Aquila. Esso è affiancato da un testo di riferimento, dal titolo Microelettronica Analogica, degli stessi Autori, nato dall esigenza di fornire in italiano un libro di testo per le lezioni di Microelettronica. Gli argomenti trattati infatti provengono da diverse fonti o articoli, ovviamente in lingua inglese, nonché dall esperienza diretta di ricerca degli Autori.

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7 Indice Prefazione... iii Il transistor MOS Processi CMOS Disegno su silicio (layout) e latch-up Integrazione su silicio di componenti elettronici I principali blocchi analogici in tensione Riferimenti di corrente e tensione Progetto di amplificatori a transconduttanza (OTA) L approccio current-mode Progettazione a bassa tensione (Low Voltage) Compensazione in frequenza per circuiti low-voltage Progettazione a bassa potenza (Low Power) Introduzione a SPICE BSIM 3v Esercitazioni SPICE Bibliografia... 99

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9 LUCIDI

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11 Corso di Microelettronica Prof. Giuseppe Ferri Ing. Nicola Guerrini Il Transistor MOS 3

12 Il transistor MOS MOS Transistor Il presente corso di Microelettronica è basato sulla progettazione analogica di circuiti integrati. La tecnologia attualmente usata in tal senso è la CMOS (MOS complementare), costituita da transistor ad effetto di campo a canale n (nmos) e a canale p (pmos). Perche la tecnologia a MOS si preferisce a quella a BJT? ) Tensioni di soglia minori ( V anziché 0.6 V) 2) Controllo della corrente di uscita attraverso la tensione di ingresso e non tramite la corrente di ingresso 3) Progettazione con più gradi di libertà (manca corrente di gate) 4) Costi inferiori Classificazione dei materiali MOS Transistor Semiconduttori, metalli, isolanti : distinguibili in base alla resistività (nei semiconduttori 0-2 < 6 cm, negli isolanti èmaggiore di 6 cm mentre nei metalli è inferiore a 0-2 cm). Strutture a bande dei solidi Livelli di Fermi ed energy gap : nel silicio : Eg =.2 ev E C E Fi E V E g 4

13 Lucidi di Microelettronica Analogica Drogaggio : (a) tipo n ; (b) tipo p MOS Transistor E C E C E F E F E V (a) (b) E V Statistica di Fermi Dirac : indica la probabilità di occupazione dei livelli di energia : F ( E ) e E E F KT dove E F è il livello di Fermi. Funzione di distribuzione di Fermi-Dirac per tre diverse temperature: MOS Transistor F(E) /2 T T2>T A T= 0 K vale sempre 0.5. Al valore di Fermi : F(E F ) = /2 T=0 E F E Se il livello di Fermi è al centro dell energy gap, il materiale è intrinseco e la concentrazione di elettroni e lacune è uguale: n=p=n i 5

14 Il transistor MOS n i dipende fortemente dalla temperatura. Per il silicio si ha : n i = T 3/2 e -.2q/2KT A temperatura ambiente (300 K): n i = cm -3 n N D p N A per drogaggi di tipo n per drogaggi di tipo p Legge di azione di massa: n p=n i 2 MOS Transistor Il livello di Fermi è spostato verso l alto (n) o il basso (p), rispetto al livello intrinseco, della quantità : KT N D KT n F ln i F ln q n q N caso n i caso p A Proprietà del silicio MOS Transistor Orientamento cristallografico: <00> o <> Proprietà Valore Unità di misura Densità atomica atomi/cm 3 Densità g/cm 3 Peso atomico 28. g/mole Costante reticolare nm Conducibilità termica.4 /cm C Resistività intrinseca (300 K) cm Costante dielettrica relativa, r.9 - Costante dielettrica assoluta, F/cm [ref. ] 6

15 Lucidi di Microelettronica Analogica Conduttività = n + p = q(n n +p p ) A temperatura ambiente: n N D per drogaggio di tipo n MOS Transistor p N A per drogaggio di tipo p da cui : = q N D n per drogaggio di tipo n = q N A p per drogaggio di tipo p MOS Transistor Mobilità di elettroni e lacune (sinistra) e resistività (destra) in funzione del drogaggio (a T ambiente) [ref. ] 7

16 Il transistor MOS nmos : schema MOS Transistor [ref. 2] nmos: sezione verticale MOS Transistor [ref. 2] 8

17 Lucidi di Microelettronica Analogica Tensione di soglia MOS Transistor La tensione di soglia è la tensione che occorre fornire al gate per formare un canale di conduzione tra il source e il drain. Il canale di conduzione si forma in condizione di strong inversion. V Th Eg 2q FS QSS Q C ox IMP V sb 2 FS dove 2qN C ox A = coefficiente di effetto body, E g = energy gap, q = carica dell elettrone, C ox = ox /t ox = capacità dell ossido per unità di area, Q IMP = carica degli ioni impiantati, Q ss = carica intrappolata all interfaccia ossido-semiconduttore, FS = potenziale di superficie. Tensione di soglia MOS Transistor Nella maggior parte delle applicazioni, il body è collegato al source e quindi V sb = 0. Di conseguenza la V Th è pari a: VDD V Eg QSS QIMP FS 2 2q C Th, 0 FS ox V B M2 Nel cascode la tensione di soglia di M2 è leggermente maggiore di quella di M (effetto body). V IN M VSS 9

18 Il transistor MOS MOS Transistor Caratteristica mutua I D Weak inversion Strong inversion V TH V GS Weak inversion : V GS V TH ; Strong inversion : V GS > V TH Caratteristica di uscita MOS Transistor I D Regione lineare Regione di saturazione Regione di debole inversione V DS Regione di weak inversion (debole inversione): V GS V Th Regione lineare (o di triodo): bassi V DS Regione di saturazione: V GS > V Th ; V dsat = V GS -V Th 0

19 Lucidi di Microelettronica Analogica MOS Transistor Regione di WEAK INVERSION (anche detta sotto-soglia) I d d 0 Relazione esponenziale tra corrente di drain e tensione di gate (analogie col caso bipolare) : qv nkt qv nkt g b I e e e qv ds KT Regione LINEARE o di TRIODO I C d ox W L 2 V V V V gs Poiché la tensione drain-source è bassa, il termine quadratico è trascurabile : I d C ox W V L Th gs ds V MOS Transistor 2 Th V ds Attenzione : la relazione precedente è dunque un equazione a 5 variabili (V ds, V gs, I d, W ed L ). In essa perciò ci sono molti gradi di libertà ma vedremo che si ridurranno in base ad altre condizioni e comunque è del progettista il compito di fissarli nel modo migliore. ds

20 Il transistor MOS MOS Transistor Regione di SATURAZIONE L 2 qn A V ds V I dsat d Lo spessore del canale all estremità di drain diminuisce fino ad annullarsi e si dice che il canale è in pinch-off (strozzato) [ref. ] C 2 ox W L L V V 2 gs Th L V L L ds dove 2 ql N A 7 0 L N A 0.05 V Regione di SATURAZIONE V L L L I d ds e infine si ottiene la ben nota relazione: MOS Transistor V V V W 2 C ox gs Th 2 L Cox è spesso simboleggiato con k n (k p ) detto parametro di transconduttanza del processo. Valori di riferimento sono : t ox = 5 nm, n = 520 cm 2 /V 2 s, p = 80 cm 2 /V 2 s. Dunque: k n vale circa 08 A/V 2, mentre k p vale 38 A/V 2. ds 2

21 Lucidi di Microelettronica Analogica Circuito equivalente per piccoli segnali MOS Transistor GATE C gd DRAIN r d C gs g m v gs g mb v bs g ds C gb C db SOURCE r s Csb BULK g m = I D /V GS g ds = I D /V DS g mb = I D /V BS transconduttanza conduttanza di uscita transconduttanza di substrato Transconduttanza (g m ) MOS Transistor In weak inversion : g m I V d gs I nkt d q In regione lineare : g m I V d gs μc ox W L V ds In regione di saturazione si hanno tre formule alternative: g m 2 I d V V gs Th g m g m I V d gs W C ox V L gs V W 2 Cox I <--- Questa è la d L più usata Th 3

22 Il transistor MOS MOS Transistor Conduttanza di uscita (g DS ) In regione lineare : g ds I V d ds C ox W L V gs V Th V ds In saturazione: g ds I V d ds C 2 ox W L 2 V gs VTh Id Resistenze viste dai terminali dei MOS MOS Transistor Vista dal drain (resistenza di uscita del source comune, trascurando il carico): R OUT r ds g ds Vista dal source (resistenza di uscita del drain comune, trascurando il carico): R OUT g m Vista dal gate : infinita 4

23 Lucidi di Microelettronica Analogica MOS Transistor Resistenze viste nella configurazione a diodo GATE DRAIN v gs g m v gs r ds SOURCE i g m v gs e v v gs r eq v i g v m gs v gs g m GATE DRAIN GATE DRAIN /g m r ds /g m SOURCE SOURCE Effetto valanga MOS Transistor Per V ds elevati (0 5 V), le cariche mobili nella regione di svuotamento di drain vengono accelerate dal campo elettrico applicato e, attraverso ionizzazione per impatto, creano coppie elettrone-lacuna. Si avrà allora un aumento sia della corrente di drain che di quella di substrato. [Ref. ] 5

24 Il transistor MOS MOS Transistor Effetto valanga Conseguenze: La corrente di substrato può contribuire al fenomeno del latch-up. Il rumore del dispositivo aumenta. L impedenza d uscita diminuisce, poiché aumenta g ds. I portatori di carica possono essere intrappolati nell ossido con un conseguente aumento della tensione di soglia. [Ref. ] Capacità parassite MOS Transistor In regione lineare: In saturazione: [Ref.] 6

25 Lucidi di Microelettronica Analogica Rumore termico MOS Transistor V 2 n, T f 2 4KT V 2 n, T 3 gm KT g m f su una banda f Per ridurre questo rumore bisogna : aumentare il rapporto W/L V Rumore flicker f K 2 n, f f f Cox WL MOS Transistor Per ridurre questo tipo di rumore bisogna: Avere un prodotto WL il più grande possibile. Usare ossido sottile. Usare tecnologia pulita. Tentare di usare canali sepolti. Usare dispositivi aventi il K f minore. 7

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27 Corso di Microelettronica Prof. Giuseppe Ferri Ing. Nicola Guerrini Processi CMOS 9

28 Processi CMOS CMOS processes Il silicio puro o intrinseco, come detto, presenta le caratteristiche di un semiconduttore, ma la sua conducibilità può variare anche di molti ordini di grandezza, se esso viene drogato attraverso l introduzione di impurità nel suo reticolo cristallino. E stato così possibile, nel corso degli anni, realizzare diversi dispositivi basati sul silicio come semiconduttore, mentre le tecniche di processing del silicio si sono evolute verso soluzioni sempre più sofisticate in modo da realizzare giunzioni e dispositivi con caratteristiche sempre migliori. CMOS processes REALIZZAZIONE DEL WAFER MONOCRISTALLINO DI SILICIO (metodo CZ) Un nucleo di cristallizzazione è accresciuto in un cristallo di silicio mentre è tirato verso l alto, alla velocità di circa 5 cm/h, da una colata di silicio purissimo. [Ref.3] 20

29 Lucidi di Microelettronica Analogica CMOS processes Le impurità vengono aggiunte alla fusione, in quantità controllata, in modo da ottenere un cristallo con determinate proprietà. L orientamento è determinato dal cristallo originario che viene inizialmente inserito per la fusione. Quest ultima è depositata in un crogiolo di quarzo, ricoperto da un radiatore di grafite. La grafite è riscaldata attraverso induzione RF e la temperatura è mantenuta a circa 425 C, ossia qualche grado in più rispetto al punto di fusione del silicio. Il silicio viene introdotto verticalmente e fatto ruotare lentamente, quindi viene raffreddato fino ad assumere la forma monocristallina; in ultimo viene tagliato con lame di diamante. CMOS processes Quindi ciascuna fetta viene lappata con polvere di allumina (Al 2 O 3 ), trattata con attacco chimico per rimuovere i danni meccanici e infine di nuovo lappata con particelle sferiche di S i O 2 in N a OH. Fetta o wafer di silicio: diametro = mm, spessore = mm. 2

30 Processi CMOS PROCESSI TECNOLOGICI SU SILICIO CMOS processes L ossidazione termica consente la realizzazione di ossido di silicio (S i O 2 ) tramite reazione di un gas ossidante a contatto con una superficie calda di silicio. Tale processo avviene riscaldando le fette di silicio in un ambiente di atmosfera ossidata dove è presente ossigeno o vapore d acqua e può avvenire in due modalità: Ossidazione umida (wet): rapida, in atmosfera con acqua, a circa 000 C, secondo la reazione: S i +2H 2 OS i O 2 + 2H 2. Ossidazione secca (dry) : più lenta, in atmosfera con ossigeno, a circa 200 C, secondo la reazione:si+o 2 S i O 2. PROCESSI TECNOLOGICI SU SILICIO CMOS processes L ossidazione secca fornisce ossidi di migliore qualità per densità, tensione di rottura e proprietà elettriche dell interfaccia silicio-ossido e quindi è usato per la fabbricazione dei gate nei MOSFET. L ossidazione umida invece è più usata nell ambito della protezione di strati. Lo strato finale di ossido di silicio cresce verticalmente in entrambe le direzioni in modo abbastanza simile. Nel CMOS tale ossido rappresenta l ossido di campo (field oxide), che cresce in prossimità di source e drain separandoli dai CMOS vicini. Si noti che durante il processo di formazione dell ossido lo spessore del silicio si riduce di circa 0.4 volte quello dell ossido che si è formato. 22

31 Lucidi di Microelettronica Analogica PROCESSI TECNOLOGICI SU SILICIO CMOS processes Vediamo ora i processi tecnologici che permettono di realizzare semiconduttori drogati. L epitassia consiste nella crescita di uno strato sottile monocristallino (detto appunto strato epitassiale) sullo stesso silicio monocristallino, sottoposto ad alte temperature ed a sorgenti di materiale drogante. L impiantazione ionica consente l inserimento, sotto vuoto e a bassa temperatura, di atomi donatori o accettori ad alta energia nel substrato. I danni al reticolo cristallino che tale processo può provocare sono eliminabili attraverso ricottura (annealing) a temperature di C. PROCESSI TECNOLOGICI SU SILICIO CMOS processes Invece la diffusione avviene in forno e a temperature più alte (superiori ad 800 C): in questo caso, seguendo la legge di Fick, le impurità tendono a diffondersi nelle regioni a più bassa concentrazione. La deposizione consiste nel far evaporare materiale drogante sulla superficie del silicio, in modo che, dopo un ciclo termico, tali impurità possano raggiungere il substrato. Essa avviene solitamente per evaporazione chimica (CVD = Chemical Vapour Deposition) e in una delle seguenti tre forme: ) a pressione atmosferica (APCVD = Atmospheric Pressure CVD); 2) a bassa pressione (LPCVD = Low Pressure CVD); 3) assistita da un plasma (PECVD = Plasma Enhanced CVD). 23

32 Processi CMOS PROCESSI TECNOLOGICI SU SILICIO CMOS processes APCVD : vantaggio: bassa temperatura di deposizione. La scarsa resistenza a contaminanti esterni è eliminabile attraverso ricottura (annealing), a circa C. LPCVD : per la deposizione di strati sottili di polisilicio e nitruro di silicio (Si 3 N 4 ), quest ultimo utilizzato in micromachining (microlavorazione) del silicio. PECVD: utilizza basse temperature di deposizione (300 C), è usato per realizzare gli strati finali di passivazione. I metalli possono essere deposti attraverso CVD o PVD (Physical Vapour Deposition): in quest ultimo caso si utilizzano processi di evaporazione (tipicamente sotto vuoto) e sputtering ( spruzzamento di ioni, in presenza di un forte campo elettrico, DC o RF). CMOS processes PROCESSI TECNOLOGICI SU SILICIO Le tecniche descritte consentono una buona costruzione di transistor e altre strutture di interesse solo se unite all abilità di controllare dove e quante impurità vengono introdotte. Il numero di impurità introdotte dipende dall energia e dal tempo di attacco per l impiantazione ionica e anche dalla temperatura per la diffusione. La possibilità di controllare la direzione delle impurità dipende invece dalla capacità di fare buone maschere (che selezionano le aree di interesse) in processi di tipo litografico. 24

33 Lucidi di Microelettronica Analogica CMOS processes PROCESSI TECNOLOGICI SU SILICIO L impiantazione ionica non fa uso di maschere, al contrario degli altri processi in cui la diffusione è selettiva. I materiali isolanti comunemente usati come maschere sono: fotoresist, polisilicio, diossido di silicio (S i O 2 ) e nitrato di silicio (S i N). Il fotoresist (PR) è un materiale organico fotosensibile che può essere polimerizzato dalla luce ultravioletta (UV). Le aree polimerizzate possono essere così rimosse con un solvente organico: in questo caso si parla di PR positivo. Invece si parla di PR negativo quando le zone PR non esposte a raggi UV vengono dissolte dal solvente. LITOGRAFIA Dal greco : scrittura su pietra. CMOS processes Nel contesto microelettronico essa rappresenta un particolare procedimento con cui possono essere predisposti su opportuni substrati, con o senza l ausilio di sostanze polimeriche (resist), delle scanalature che sono alla base della generazione dei percorsi circuitali. In presenza di resist (di gran lunga la soluzione più usata) è prevista la deposizione e la selettiva rimozione di film di ossido, metallo o altro materiale su wafer di silicio. La rimozione avviene mediante incisione (etching) dello strato, a secco o tramite acido (etching chimico). La litografia che usa PR prende il nome di fotolitografia. 25

34 Processi CMOS TIPI DI LITOGRAFIA CMOS processes Litografia ottica, che consiste nell esporre alla luce, attraverso una maschera che contiene l informazione dei pattern circuitali, un substrato ricoperto di PR. Tale litografia si effettua in tre possibili modalità: a) a contatto, b) a prossimità, c) a proiezione. Nel primo caso si hanno ottime risoluzioni (500 nm), ma è presente il serio problema di avere superfici sempre estremamente pulite. La seconda soluzione, in cui la maschera è messa più distante (decine di micron) dal PR, riduce la possibilità di danneggiamento della maschera. TIPI DI LITOGRAFIA CMOS processes Tale eventualità viene completamente esclusa con la tecnica a proiezione (che però è più complicata dal punto di vista strutturale). In generale la litografia ottica è particolarmente valida se si pensa che essa rappresenta un processo di trasferimento dell informazione di tipo parallelo (come del resto quella a raggi X) e quindi consente la produzione contemporanea e la replica in massa su più chip di percorsi anche ad elevata densità. 26

35 Lucidi di Microelettronica Analogica TIPI DI LITOGRAFIA CMOS processes Litografia a fascio elettronico (EBL=Electron Beam Litography), particolarmente sofisticata, con la quale un fascio di elettroni opportunamente focalizzato è usato per disegnare direttamente sul PR o creare maschere ad alta definizione. Tale tecnica ha le seguenti caratteristiche positive: elevata risoluzione, ottima allineabilità, pattern derivabili da dati digitali, ottimo controllo di dose ed energia, assenza di maschere. I problemi nascono da limitazioni economiche e limitazioni fisiche come: scattering degli elettroni (diffusione all indietro o backscattering e creazione di elettroni secondari), necessità di operare sotto vuoto, bassa velocità di scrittura. TIPI DI LITOGRAFIA CMOS processes Litografia a fascio ionico (IBL = Ion Beam Litography), con cui un fascio accelerato e focalizzato di ioni H+ o He++ (aventi alta energia, circa 000 ev) viene mandato sul bersaglio (pattern). Ha una risoluzione superiore all EBL e interessanti sviluppi nelle riparazioni di maschere, deposizione di ioni e drogaggio locale di semiconduttori. E una tecnica molto utile per la fabbricazione di dispositivi con dettagli sub-micrometrici, anche se c è difficoltà nel reperire sorgenti capaci di fornire un adeguato flusso ionico. 27

36 Processi CMOS TIPI DI LITOGRAFIA CMOS processes Litografia a raggi X (XRL = X Ray Lithography), in cui l uso di particelle non cariche consente di evitare il vuoto e di operare su vaste aree, con bassi tempi di esposizione ed elevata risoluzione spaziale (50 Angstrom), anche se con problemi di divergenza del fascio e alti costi della sorgente. L immagine è trasferita facendo uso di raggi X (lunghezze d onda pari a 2-20 Angstrom). Le maggiori difficoltà riguardano lo sviluppo di adeguate lenti per la riduzione delle immagini. TIPI DI LITOGRAFIA CMOS processes Nanolitografia, una tecnica moderna in cui l uso della microscopia a forza atomica o ad effetto tunnel consente la manipolazione di atomi, l accrescimento di ossidi, la scrittura su opportuni PR e l immagazzinamento di dati ad alta densità. Tale tecnica è usatissima in micromachining (microlavorazione del silicio), infatti si ottengono risoluzioni inferiori a 0 nm. Tale tecnica tuttavia non può essere impiegata nei sistemi VLSI, ma può tornare molto utile a livello di ricerca su singoli prototipi o su un basso numero di dispositivi e dunque non va vista come tecnica competitiva o alternativa a quelle tradizionali. 28

37 Lucidi di Microelettronica Analogica CMOS processes PROCESSO DI FABBRICAZIONE DEL GATE PER nmos Il silicio da utilizzare nei dispositivi microelettronici può essere accresciuto non solo in forma monocristallina (metodo CZ) ma anche policristallina e allora viene detto polisilicio. Esso è usato nelle interconnessioni e nell implementazione dell elettrodo di gate (G) in un transistor MOS. La sua caratteristica principale consiste nella possibilità di essere usata come maschera per la definizione precisa degli elettrodi di source (S) e drain (D), ottenuta con bassa sovrapposizione G-S e G-D. Il polisilicio si forma depositando silicio sul proprio ossido o su altre superfici. Nel caso del gate del MOS, esso è depositato sull isolamento del gate stesso. Se non è drogato, il polisilicio ha alta resistività e quindi può essere usato per implementare resistenze nelle memorie statiche. CMOS processes PROCESSO DI FABBRICAZIONE DEL GATE PER nmos [Ref.3] (a) sviluppo dello strato di ossido di silicio su un substrato di tipo p 29

38 Processi CMOS CMOS processes PROCESSO DI FABBRICAZIONE DEL GATE PER nmos [Ref.3] (b) su tutta la superficie si accresce uno strato sottile di ossido ( Angstrom), chiamato ossido sottile o di gate. Per isolare i transistor invece si usa l ossido di campo (field oxide). CMOS processes PROCESSO DI FABBRICAZIONE DEL GATE PER nmos [Ref.3] (c) sulla zona di interesse si deposita il polisilicio, di spessore tra 0.5 e 2 m. 30

39 Lucidi di Microelettronica Analogica CMOS processes PROCESSO DI FABBRICAZIONE DEL GATE PER nmos [Ref.3] (d) si impiantano o si diffondono le zone n+ che formeranno drain e source, di profondità di almeno CMOS processes PROCESSO DI FABBRICAZIONE DEL GATE PER nmos [Ref.3] (e) si ricopre la struttura con ossido di silicio per deposizione 3

40 Processi CMOS CMOS processes PROCESSO DI FABBRICAZIONE DEL GATE PER nmos [Ref.3] (f) si inseriscono per evaporazione i contatti di alluminio per D e S. Eventuali altre connessioni sono inseribili insieme a strati di ossido, metallizzazioni e buchi per contatti (contact holes). CMOS processes LA TECNOLOGIA CMOS La tecnologia CMOS (Complementary Metal Oxide Silicon) è oggi giorno riconosciuta universalmente come la tecnologia principe dei sistemi a larghissima scala di integrazione. Infatti essa fornisce una bassa potenza statica e un ridotto prodotto potenza-ritardo rispetto alle altre tecnologie come bipolare, nmos, GaAs, ecc.. Relativamente alla tecnologia CMOS, quattro processi sono predominanti: n-well, p-well, twin-tub e il processo silicon-on-insulator. 32

41 Lucidi di Microelettronica Analogica Maschere di layout CMOS processes [Ref.3] PROCESSO CMOS N-WELL CMOS processes [Ref.3] (a) La prima maschera definisce il pozzo di tipo n, realizzato per impiantazione ionica o deposizione e diffusione. Qui verranno diffuse le zone D e S di tipo p. 33

42 Processi CMOS CMOS processes PROCESSO CMOS N-WELL [Ref.3] (b) definizione delle aree in cui verranno implementati il gate dei transistor e le diffusioni di tipo n e p per le regioni D e S. In alcune zone selezionate dalle maschere sono accresciuti SiO 2 ed una ricopertura di S i N. PROCESSO CMOS N-WELL CMOS processes [Ref.3] (c) viene completato l impianto del canale p attraverso l inserimento di impurità di boro. Questo, insieme con l ossido di campo, isola drain e source di transistor complementari. 34

43 Lucidi di Microelettronica Analogica PROCESSO CMOS N-WELL CMOS processes [Ref.3] (d) viene inserito l ossido di campo nelle aree in cui non c è S i N PROCESSO CMOS N-WELL CMOS processes [Ref.3] (e) una maschera a forma di U rovesciata consente la definizione del gate di polisilicio 35

44 Processi CMOS CMOS processes PROCESSO CMOS N-WELL [Ref.3] (f) Attraverso una maschera n+, si possono ora implementare le due zone n+ nel substrato di tipo p che serviranno a formare il canale n. PROCESSO CMOS N-WELL CMOS processes [Ref.3] (g) Questo passo di processo, realizzabile attraverso un impianto leggero o più pesante, consente di ridurre l effetto degli hot electrons. 36

45 Lucidi di Microelettronica Analogica PROCESSO CMOS N-WELL CMOS processes [Ref.3] (h) Questo passo è complementare rispetto al passo (f) e riguarda l inserimento delle zone drogate p+ nel pozzo di tipo n (attraverso una maschera p+). Quindi la superficie del chip viene ricoperta con ossido di silicio. PROCESSO CMOS N-WELL CMOS processes [Ref.3] (i) Vengono a questo punto definiti i contatti, attraverso nuove maschere e a seguito di etching dell ossido. 37

46 Processi CMOS CMOS processes PROCESSO CMOS N-WELL [Ref.3] (j) metallizzazione della superficie e rimozione selettiva, sempre tramite etching, delle zone opportune per le interconnessioni. Come passo finale, il silicio viene passivato (cioè isolato da contaminanti) e vengono create le aperture per i fili che verranno portati all esterno. INVERTER CMOS: (a) circuito; (b) layout CMOS processes [Ref.3] 38

47 Lucidi di Microelettronica Analogica INVERTER CMOS : sezioni CMOS processes [Ref.3] CMOS processes Sezione verticale (a) e layout (b) dei contatti di substrato e di pozzo nel processo n-well [Ref.3] 39

48 Processi CMOS IL PROCESSO CMOS P-WELL CMOS processes Il processo n-well, basato su un substrato di tipo p in cui viene formato il pozzo di tipo n, è diventato molto importante negli ultimi anni. All inizio, invece, il processo più usato era il p-well. Quest ultimo processo ha passi di fabbricazioni complementari a quelli di un n-well e dunque si parte da un substrato di tipo n su cui viene impiantato un pozzo di tipo p. Oggi i processi p-well si preferiscono solo quando si vogliono caratteristiche dei pmos e nmos il più possibile simili. Infatti i processi p-well hanno per loro natura dispositivi migliori di tipo p che però in generale hanno caratteristiche di conduzione peggiori. Ciò riequilibra perciò le differenze e rende molto simili i transistor a canale n e quelli a canale p. CMOS processes IL PROCESSO CMOS TWIN-WELL o TWIN-TUB Questo processo fornisce le basi per la separazione delle caratteristiche (tensione di soglia, effetto body, guadagno) di transistori a canale n e a canale p. In tale processo esse possono essere infatti ottimizzate indipendentemente le une dalle altre. Di solito il materiale di partenza è un substrato di tipo n+ o p+ su cui è accresciuto uno strato epitassiale leggermente drogato, per protezione contro il latch-up. I passi di processo sono simili al caso del processo n-well tranne che per la formazione del tub dove sono utilizzati sia il pozzo di tipo p che quello di tipo n. Il processo consente quindi l ottimizzazione separata dei pozzi e di conseguenza la possibilità di bilanciare le prestazioni di nmos e pmos. 40

49 Lucidi di Microelettronica Analogica CMOS processes IL PROCESSO CMOS TWIN-WELL o TWIN-TUB [Ref.3] Layout (a) e sezione verticale (b) di un processo CMOS twin-tub. Miglioramenti al processo CMOS: IL PROCESSO SOI CMOS processes Attraverso l implementazione di più livelli di metal (anche 5 diversi) e di poly (2 o 3) e loro combinazioni, si possono effettuare dei miglioramenti del processo CMOS. In particolare, si può aumentare il routing dei circuiti, avere capacità di alta qualità e resistenze di caratteristiche variabili. In tempi più recenti anche la tecnologia silicon-on-insulator (SOI) ha aiutato il superamento di alcuni problemi tipici del CMOS, in particolare velocità e latch-up. Nel processo SOI un film sottile di silicio monocristallino è accresciuto in modo epitassiale su un isolante. 4

50 Processi CMOS CMOS processes IL PROCESSO SOI I suoi potenziali vantaggi sono: più compatto impacchettamento dei transistor a canale p e n (per l assenza di pozzi), superamento del problema del latch-up (grazie all isolamento dei transistor), minori capacità parassite (e quindi circuiti più veloci), assenza di campo inverso (per opera dell isolamento del substrato), assenza di effetto body (non essendoci un substrato conduttore). Gli svantaggi sono: minore protezione in ingresso (per l assenza di diodi di substrato), strutture I/O più larghe (perché si hanno minori guadagni) e presenza di capacità di accoppiamento tra i fili. Inoltre bisogna dire che non tutte le compagnie microelettroniche dispongono di questo processo, in quanto più costoso del tradizionale processo CMOS. 42

51 Corso di Microelettronica Prof. Giuseppe Ferri Ing. Nicola Guerrini Disegno su silicio (layout) e latch-up 43

52 Disegno su silicio Introduzione Layout Techniques La crescente complessità dei circuiti ha comportato il bisogno di maggiore aiuto da parte di strumenti software durante le diverse fasi di progetto. In particolare in : Progetto Simulazioni Fabbricazione (layout) Test Trade-Off (Compromesso) Layout Techniques Ogni progetto deve soddisfare diverse specifiche a volte in contrasto tra loro (prestazioni, costi,..) Alcune volte le scelte non sono facili. Deve essere fatto un compromesso tra opposte specifiche, dando priorità a quelle più importanti, in ordine gerarchico: Prestazioni (velocità, consumi, funzionalità, flessibilità) Costi (area di silicio, tecnologia, resa) Tempi di realizzazione Testabilità 44

53 Lucidi di Microelettronica Analogica La carta Y Layout Techniques COMPORTAMENTALE STRUTTURALE Architatturale Circuitale Logico FISICO La carta Y Layout Techniques Va innanzi tutto scelto il tipo di approccio al problema. Il punto di partenza è senz altro quello di suddividere il problema in più sottoproblemi. COMPORTAMENTALE (behavioural): descrive come un progetto dovrebbe rispondere a un insieme dato di sollecitazioni (o ingressi). Esso viene caratterizzato da tabelle o equazioni booleane. STRUTTURALE (structural): specifica come i componenti sono tra loro connessi per realizzare una determinata funzione. In generale è costituito da una lista di moduli e dalle loro interconnessioni. FISICO (physical): definisce come una particolare parte del progetto deve essere implementata per realizzare la funzione voluta. Con riferimento ai circuiti integrati il livello inferiore è la fotomaschera del layout. 45

54 Disegno su silicio Layout Techniques La carta Y ARCHITETTURALE: è il livello di astrazione più alto. Il progetto è analizzato a livello generale, di blocchi funzionali. LOGICO: in questo ambito i blocchi funzionali vengono specificati a livello logico. CIRCUITALE: le topologie circuitali vengono descritte in dettaglio (almeno a livello di transistor). Flusso di progetto di un circuito integrato Layout Techniques IDEA SPECIFICHE Back- Annotation RTL/Logic (SIMULAZIONE) LAYOUT TEST TEST SILICIO 46

55 Lucidi di Microelettronica Analogica Approccio al layout Layout Techniques Full-Custom (analogico) Semi-Custom (digitale) Simulazioni post-layout (back-annotation) Full-Custom Layout Techniques Un layout full-custom è fatto gerarchicamente, in modo bottom-up. Non vi sono restrizioni su larghezza, altezza, W/L, Ogni componente è sistemato manualmente in modo da ottenere le migliori prestazioni. Questa tecnica consente di ottenere una maggiore flessibilità e le migliori prestazioni, ma richiede maggior tempo. Praticamente inutili sono i tool automatici. 47

56 Disegno su silicio Semi-Custom Layout Techniques Questa soluzione velocizza il processo di layout. E molto usata per: Standard Cells MPGA FPGA Sea of gates Layout di Circuiti Analogici Layout Techniques Usare approccio full-custom, anche se più lungo e costoso. Sistemi automatici per layout analogici (del tipo placing and routing) non sono ottimizzati. 48

57 Lucidi di Microelettronica Analogica Layout Design Rules Layout Techniques Le regole da seguire nella realizzazione del layout (dette design rules) rappresentano il legame tra il progettista e l ingegnere di processo durante la fase di manifattura del chip. In tal senso, i problemi derivano da limitazioni fisiche e realizzative quali l allineamento e le non linearità delle maschere, la diffusione laterale, l etching, la risoluzione ottica, la diffrazione, ecc.. L obiettivo finale è quello di una elevata resa del prodotto nella minore area possibile senza compromettere le prestazioni circuitali. Dunque, le regole di layout rappresentano il migliore possibile compromesso tra resa e prestazione. Esse sono fornite dalla fonderia nel cosiddetto design kit. E fondamentale ricordare che non rappresentano una limitazione per il progettista o un confine netto tra la fabbricazione corretta e non corretta, ma solo una tolleranza che assicura la più alta probabilità di fabbricazione corretta. Layout Design Rules Layout Techniques Esse prendono anche il nome di regole lambda (), un parametro di riferimento pari alla metà della lunghezza del canale. E questa una convenzione intelligente che consente di esprimere tutti i parametri fondamentali del dispositivo in termini di stesso e quindi di divincolarli numericamente dal particolare processo in uso. Maggiori dettagli saranno forniti nel prossimo Corso di Microelettronica. Si hanno due seguenti regole fondamentali di progetto: il disallineamento massimo tra due maschere deve essere pari a.5 Di conseguenza, per evitare cortocircuiti, va garantita una separazione tra le zone di almeno 2 la regione attiva deve circondare il contatto per almeno. Poiché il peggiore disallineamento è pari a.5 essendo le regioni di drain e source circondate per almeno è assicurata una sovrapposizione di almeno.5 lunghezza minima del contatto = 2 49

58 Disegno su silicio Verifiche di layout Layout Techniques DRC (DESIGN RULES CHECK) : il controllo delle regole di progetto assicura che il disegno soddisfi le specifiche geometriche imposte dal processo tecnologico. Il DRC, effettuabile da software, controlla tutti i pattern del layout e le possibili violazioni delle sue regole. ESTRAZIONE DEI PARAMETRI : il programma di estrazione dei parametri rigenera la lista dei nodi dal layout. La netlist così prodotta include tutti i parassiti di interconnessione presenti nel layout e dunque è molto utile per valutare le prestazioni finali del circuito. LVS (LAYOUT VS. SCHEMATIC): questo tool di progetto compara la netlist estratta con quella originale (del circuito), verificandone l uguaglianza. Verifiche di layout Layout Techniques ERC (ELECTRICAL RULE CHECK): utilizza la netlist estratta per valutarne gli aspetti di correttezza (ad esempio, controlla se ci sono nodi floating e così via). CORNER ANALYSIS: tale analisi prevede lo sviluppo di simulazioni ripetute, utilizzando diversi modelli per i transistor di tipo n e di tipo p, in particolare quelli detti fast e slow (oltre che il modello tipico). Tali simulazioni vanno fatte soprattutto al variare della temperatura e dell alimentazione e consentono la stima delle prestazioni estreme (migliori e peggiori) del circuito progettato. MONTE CARLO ANALYSIS: in questa analisi i parametri di processo vengono variati statisticamente, in modo da ottenere grafici che rappresentano la probabilità di ottenere un dato comportamento da parte del circuito. 50

59 Lucidi di Microelettronica Analogica Mismatch Layout Techniques Il mismatch tra i parametri di un gruppo di dispositivi progettati insieme è la conseguenza di errori più o meno casuali nel processo durante le varie fasi di fabbricazione dei dispositivi stessi. Per ridurre al minimo il mismatch, è necessario seguire alcune regole : - Stessa Struttura Dispositivi ben matched devono avere la stessa struttura (ad esempio, una capacità poly-poly non può essere ben matched con una metal-poly). - Stessa Temperatura Dispositivi ben matched devono avere la stessa temperatura locale. Mismatch Geometrie a Common Centroid per condensatori Layout Techniques [Ref. ] C 5 C 4 C 2 C C 3 5

60 Disegno su silicio Mismatch Layout Techniques - Stesso Orientamento Fasi di processo anisotrope causano asimmetrie nei parametri di processo. Per altro, anche il silicio stesso può essere anisotropo. Questo tipo di mismatch può essere evitato mettendo i dispositivi da rendere matched nello stesso orientamento e in modo tale che la corrente scorra sempre nella stessa direzione. - Stessi Dintorni Dispositivi aventi all intorno differenti strutture presentano mismatch. Si possono allora inserire dispositivi dummy che simulino dintorni simili. Corner Analysis Layout Techniques Le variazioni delle prestazioni dei dispositivi sono legate a : variazioni nelle densità di drogaggio variazioni in spessore e larghezza delle zone attive variazioni nello spessore dell ossido Tale analisi prevede lo sviluppo di simulazioni ripetute, utilizzando diversi modelli per i transistor di tipo n e di tipo p, in particolare quelli detti fast e slow (oltre che il modello tipico). Tali simulazioni vanno fatte soprattutto al variare della temperatura e dell alimentazione e consentono la stima delle prestazioni estreme (migliori e peggiori) del circuito progettato. 52

61 Lucidi di Microelettronica Analogica MonteCarlo Analysis In questa analisi i parametri di processo vengono variati statisticamente, in modo da ottenere grafici che rappresentano la probabilità di ottenere un dato comportamento da parte del circuito. Layout Techniques M4 M3 M5 I BIAS M2 M X Y - IBIAS M6 MonteCarlo Analysis Layout Techniques Se V Y =0 si deve avere V X =0 La differenza rappresenta l offset del circuito. Minore è la dispersione dei valori, più il circuito è robusto rispetto a variazioni dei parametri del processo. 53

62 Disegno su silicio MonteCarlo Analysis Layout Techniques La stessa indagine statistica può essere effettuata sulla corrente di bias dello stadio di uscita. In questo secondo caso la dispersione è molto maggiore. Latch-up Layout Techniques Così come nel MOS, anche nel CMOS si vuole che la corrente scorra longitudinalmente attraverso i canali n e p, mentre si deve evitare che essa fluisca in maniera trasversale dai canali al substrato. Il flusso di corrente trasversale può innescarsi principalmente per due motivi. Il primo è legato al campo elettrico esterno ed è dovuto alla presenza di due giunzioni n-p nel transistor nmos e di due giunzioni p-n nel transistor pmos. Per polarizzare inversamente tali giunzioni, si collega il body del transistor nmos al potenziale più basso presente nel circuito (massa o alimentazione negativa) e quello del transistor pmos al potenziale più alto (alimentazione positiva). 54

63 Lucidi di Microelettronica Analogica Latch-up Layout Techniques [Ref.3] Si ha un transistor npn, formato dallo strato n + del source o del drain come emettitore, dal pozzo p come base e dall adiacente pozzo n come collettore, e un transistor pnp, costituito dallo strato p + del source (o del drain) come emettitore e dai pozzi di tipo n e di tipo p rispettivamente come base e come collettore. Latch-up (a) Se il transistor npn èspento, poiché la sua base si trova a potenziale basso, allora il suo collettore è a potenziale alto e non scorre corrente su R well. Quindi la corrente di base del transistor pnp ènulla come ènulla anche la sua corrente di collettore. Di conseguenza, la corrente di base del transistor npn è nulla e il circuito tende a rimanere in tale stato. V DD Rwell Layout Techniques Rsubstrato 55

64 Disegno su silicio Latch-up (b) Se il transistor npn èacceso, al contrario, è presente una corrente di base sul transistor pnp e quindi anche una corrente di collettore. Questa corrente di collettore porta a sua volta una corrente di base aggiuntiva nel transistor npn che tende ad aumentare la sua corrente di collettore e così via, secondo una reazione positiva che autoalimenta il passaggio di corrente nei due BJT parassiti. V DD Rwell Layout Techniques Rsubstrato Latch-up Layout Techniques Se il circuito si trova in uno dei due stati appena descritti, esso tende a rimanervi a meno che non intervenga un piccolo impulso che lo fa commutare nell altro stato. Poiché sul substrato è presente uno strato di ossido su cui si trovano le piste metalliche e se su tale strato è presente un impulso, allora si può creare un accoppiamento tra il metallo sopra l ossido e il silicio sottostante che fa commutare lo stato dei due transistor parassiti. Questo fenomeno si chiama latch-up (chiusura) ed è nato con la riduzione delle dimensioni dei circuiti integrati. Di solito esso si manifesta all accensione del dispositivo ma può anche avvenire nel caso di rapide transizioni qualora il CMOS fosse collegato nella configurazione di inverter. 56

65 Lucidi di Microelettronica Analogica Latch-up Layout Techniques In questo caso si può giungere alla rottura del dispositivo se ci si trova nello stato stabile non nullo (b). Siccome non si sa dove avviene esattamente tale accoppiamento, se questo fenomeno interviene bisogna immediatamente spegnere il circuito, in modo da riportarlo nella condizione (a) e poi riaccenderlo sperando che si mantenga stabile in tale stato. Spesso, per evitare l innesco del fenomeno del latch-up, si fanno delle vere e proprie separazioni, a livello di realizzazione fisica, tra le zone in cui vengono creati i due tipi di MOS, tramite dei tagli in cui si asporta il silicio. Un altro modo di combattere il latch-up è quello di inserire anelli di guardia. Infine, per aggirare il problema si può utilizzare la tecnologia SOI (Silicon On Insulator), in cui il substrato semiconduttore è sostituito da materiale isolante (diamante o ossido di silicio). 57

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67 Corso di Microelettronica Prof. Giuseppe Ferri Ing. Nicola Guerrini Integrazione su silicio di componenti elettronici 59

68 Integrazione su silicio di componenti elettronici Resistenze integrate Una resistenza è costituita da una striscia di uno strato resistivo. Integrated Electronics Components [Ref.] Integrated Electronics Components Tipi di resistenze () [Ref.] a) Diffusa b) Diffusa in un pozzo di tipo n c) Di tipo n-well (o p-well) d) Di tipo pinched n- well (o p-well) 60

69 Lucidi di Microelettronica Analogica Integrated Electronics Components Tipi di resistenze (2) [Ref.] e) Di polisilicio f) Di polisilicio con schermatura del pozzo g) Con due strati di polisilicio h) Con due strati di polisilicio con schermatura del pozzo Integrated Electronics Components Resistenze integrate Per avere resistenze di alto valore: Usare strisce lunghe (large L/W) Usare strati ad alta resistività Layout a serpentina rettangolare : [Ref.] 6

70 Integrazione su silicio di componenti elettronici Resistenze integrate Per il matching : Usare strutture uguali Non troppo strette Interdigitate > Compensare gli effetti termici Orientare a 45 Integrated Electronics Components Per una buona compensazione in temperatura : Usare strati n+ o p+ Usare strati di poly [Ref.] Per buoni valori assoluti : Usare strati diffusi Attenzione alle terminazioni Integrated Electronics Components Capacità integrate [Ref.] Elettrodi : metallo; polysilicio; diffusione Isolanti : ossidi di silicio, polisilicio o CVD Combinazioni : poly-diffusione (a), poly -poly 2 (b), metallo-poly, metallo-diffusione e metallo -metallo 2 62

71 Lucidi di Microelettronica Analogica Capacità integrate Integrated Electronics Components Tre possibili soluzioni di elettrodi per capacità poly-poly Per avere un buon matching : -Usare W=L grandi - Usare capacità unitarie in parallelo ---> [Ref.] Integrated Electronics Components Capacità integrate Struttura common centroid C 5 C 4 C 2 C C 3 [Ref.] 63

72 Integrazione su silicio di componenti elettronici Integrated Electronics Components SWITCH ANALOGICI Un interruttore analogico (switch) ideale è un cortocircuito nello stato on e un aperto nello stato off. In molte applicazioni esso viene usato per trasferire carica (ad esempio, negli switched-capacitors): in tal caso la corrente deve essere molto piccola (altrimenti provoca caduta di tensione) e usata solo in questo transitorio. Ron g ds C OX W V L GS V Th V IN M C L V OUT Integrated Electronics Components SWITCH ANALOGICI Viene di solito implementato con due MOS complementari in parallelo che lavorano con fasi opposte. Ci sono però problemi per le basse tensioni di alimentazione. 64

73 Lucidi di Microelettronica Analogica Integrated Electronics Components SWITCH ANALOGICI : conduttanza vs.ingresso [Ref.] Integrated Electronics Components Layout di Transistor Il layout di un transistor MOS è la sovrapposizione di due rettangoli : area attiva (non protetta, che darà origine source e drain) e gate in polisilicio. [Ref.] Punti chiave: le resistenze parassite a D e S vanno minimizzate le capacità parassite vanno minimizzate è fondamentale il matching tra elementi accoppiati 65

74 Integrazione su silicio di componenti elettronici Integrated Electronics Components Layout di Transistor Usare contatti multipli per prevenire microfratture. Dividere il transistor in parti uguali in parallelo: le capacità parassite vengono dimezzate (vedi fig. a sinistra) o addirittura divise per 4 (destra) [Ref.] Integrated Electronics Components Layout di Transistor Il matching è fondamentale negli specchi e nelle coppie differenziali, per evitare offset. Attenzione al cattivo orientamento (a) ed evitare di far scorrere correnti in direzioni opposte (b). [Ref.] 66

75 Lucidi di Microelettronica Analogica Integrated Electronics Components Layout di Transistor Per la coppia differenziale questa struttura dà il miglior matching : [Ref.] Ogni transistor è diviso in 4 parti uguali, ciascuna interdigitata a 2 a 2. 67

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77 Corso di Microelettronica Prof. Giuseppe Ferri Ing. Nicola Guerrini I principali blocchi analogici in tensione 69

78 I principali blocchi analogici in tensione Caratteristiche degli amplificatori guadagno frequenza di taglio (o banda passante) GBW (Gain Band Width, prodotto tra guadagno e banda) margine di fase impedenze di ingresso e di uscita potenza dissipata velocità (in termini di Slew-Rate) Caratteristiche fondamentali degli amplificatori operazionali Guadagno differenziale: è il guadagno di tensione a ciclo aperto che si ottiene applicando un piccolo segnale in ingresso (in modo che l uscita non saturi). Tipicamente esso vale, alle basse frequenze, A d = db. Guadagno di modo comune: è il guadagno in tensione, ad anello aperto, che si ha applicando un piccolo segnale in ingresso ad entrambi i morsetti d ingresso. Tipicamente vale A cm = 0 20 db. V IN _ + V OUT 70

79 Lucidi di Microelettronica Analogica Caratteristiche fondamentali degli amplificatori operazionali Rapporto di reiezione di modo comune (CMRR): E definito come il rapporto tra il guadagno differenziale e il guadagno di modo comune. Esso vale, alle basse frequenze: Ad CMRR A cm db Caratteristiche fondamentali degli amplificatori operazionali Rapporto di reiezione della tensione di alimentazione (PSRR): Indica la sensibilità del circuito a variazioni della tensione di alimentazione. Se un piccolo segnale viene applicato in serie all alimentazione negativa o positiva, esso si trasferisce in uscita con un certo guadagno Aps+ o Aps-. Il rapporto tra il guadagno differenziale e il guadagno Aps- fornisce i due PSRR. V PS V DD /V SS _ PSRR A A d ps + V OUT =A PS V PS 7

80 I principali blocchi analogici in tensione Caratteristiche fondamentali degli amplificatori operazionali Tensione di offset in ingresso (V OS ): Nei circuiti reali, se i due morsetti di ingresso sono tenuti alla stessa tensione, l uscita satura a V DD o a V SS. Per compensare questo effetto si introduce una tensione di offset in ingresso. Tipicamente, in tecnologia MOS, questa tensione vale: -0 mv. Range di ingresso di modo comune: E il massimo intervallo di tensione d ingresso di modo comune che non produce variazioni significative del guadagno differenziale. V OS _ + Caratteristiche fondamentali degli amplificatori operazionali Dinamica della tensione di uscita: E l intervallo delle tensioni presenti al nodo di uscita in cui è trascurabile la distorsione armonica. Rumore equivalente in ingresso: Il rumore può essere rappresentato sotto forma di un generatore di tensione equivalente posto all ingresso dell amplificatore. Tipicamente si ha un rumore termico di circa nvhz. V n _ V OUT V n 2 [db] + Log(f) 72

81 Lucidi di Microelettronica Analogica Caratteristiche fondamentali degli amplificatori operazionali Frequenza a guadagno unitario (GBW): E la frequenza in corrispondenza della quale il guadagno ad anello aperto è unitario (0 db). Essa rappresenta anche la banda passante in condizioni di anello chiuso a guadagno unitario. Gain GBW 0 Log Caratteristiche fondamentali degli amplificatori operazionali Slew-rate (SR): E la massima pendenza del segnale in uscita per un grande segnale a gradino applicato in ingresso. Solitamente viene misurato nella configurazione a buffer. V IN _ V OUT V IN + V OUT Lo slew rate positivo, cioè corrispondente al gradino applicato con il fronte in salita, può essere numericamente diverso dallo slew rate negativo. t 73

82 I principali blocchi analogici in tensione Caratteristiche fondamentali degli amplificatori operazionali Tempo di assestamento: Il tempo di assestamento è il tempo necessario affinché il segnale di uscita si trovi entro un certo intorno del valore finale (ad esempio,0.%), per un (non necessariamente grande) ingresso a gradino. Dissipazione di potenza: E definita come la potenza a riposo dissipata dal circuito complessivo. Essa dipende dalla richiesta di velocità e dalla banda passante del circuito. Tipicamente per alimentazioni di 5 V è di circa mw. Per alimentazioni più basse il consumo non diminuisce in proporzione. Caratteristiche fondamentali degli amplificatori operazionali Margine di fase (PM): E definito come il valore di fase in uscita (al GBW) se a bassa frequenza lo sfasamento è di 80, o come la differenza tra tale valore e 80 se a bassa frequenza lo sfasamento è nullo. Un amplificatore è definito stabile se PM > 45. Gain 0 Log -45 GBW Log Gain 74

83 Lucidi di Microelettronica Analogica Caratteristiche fondamentali degli amplificatori operazionali Gain A f 2 f 3 Log Amplificatore non stabile (a) f 3 Log -270 Gain (b) Gain Gain Amplificatore stabile GBW 2 (a) 2 Log GBW (b) Log Source comune V DD R D Circuito equivalente del MOS a piccolo segnale G D M V OUT v gs g m v gs r ds V IN S R // OUT rds // RD RD A g V g m rds // RD g m R D ds 75

84 I principali blocchi analogici in tensione Drain comune V DD Schema per il calcolo della R OUT G D M R G v gs g m v gs r o V IN VOUT i y S R S v y Y R OUT g A g R // g m V m S m Inverter con carico attivo Si sostituiscono le resistenze con un carico attivo perché: Le resistenze integrate dipendono fortemente dalla temperatura. I MOS sono più piccoli e economici delle resistenze. Il loro uso permette di raggiungere guadagni che non sarebbero praticamente raggiungibili con resistenze. V DD V DD MB M2 M V IN I bias I bias V IN M V OUT MB M2 V OUT (a) (b) 76

85 Lucidi di Microelettronica Analogica Inverter con carico attivo Per comportarsi da amplificatore invertente, la tensione in ingresso deve essere tale che ci si trovi in zona lineare della caratteristica di trasferimento (zona II). V OUT V DD I II III Min saturazione I M2 in regione di triodo Min saturazione II M2 in saturazione Min regione di triodo III M2 in saturazione V A V B V IN Inverter con carico attivo La pendenza della zona lineare, cioè della zona II, determina il guadagno massimo dell amplificatore. IN C 2 OUT C C 3 g m v in /g ds /g ds2 A V V V OUT in g ds g m g ds 2 g m r ds // rds 2 p g C ds 2 g C ds 2 3 GBW p A 2 V g m 2 C C

86 I principali blocchi analogici in tensione Cascode La configurazione cascode permette di aumentare la resistenza d uscita rispetto alla configurazione inverter a carico attivo e di avere un guadagno più elevato rispetto sempre a quest ultima. V DD MB I bias V B M3 M2 Osserviamo che in tale configurazione è necessaria un ulteriore tensione di polarizzazione, rispetto all inverter, cioè V B applicata sul gate di M2, tale da mantenere anche M in saturazione in base alla condizione V IN M V OUT V B V V dsat, gs2 Cascode Essendo basso il guadagno del primo stadio, la capacità equivalente vista in ingresso è bassa, il che comporta una maggiore banda. g m2 v gs2 IN C 2 OUT /g ds2 v in v g m v in C C 4 v out /g ds /g ds3 C 3 g mvin g m 2v g ds 3 v out A V v v out in g g g r m m ds 3 ds 3 A v g m per v in g m 2 W W 2 L L 78

87 Lucidi di Microelettronica Analogica Cascode In base al circuito equivalente, si hanno due poli principali: uno in uscita relativo alla capacità C 3 e uno al nodo associato alla capacità C 4 + C 2 (+g m /g m2 ) C C 2. R R out N g g m 2 ds 3 f f p, p, out 2 2 C 4 g C ds 3 3 g m 2 2C 2 79

88 I principali blocchi analogici in tensione Cascode Calcolo della resistenza di uscita i x i x V B M2 v x -g m2 v S2 /g ds2 S2 S2 v x IN M /g ds v v x s 2 i g x ds i g x ds i x g g m 2 s 2 ds 2 v R out v i x x r ds r g m 2 ds 2 rds g m 2rds 2 g ds Stadio differenziale V u A cm V V 2 2 A dove: A cm : è l amplificazione di modo comune, A dm : è l amplificazione di modo differenza. dm V V 2 V I I 2 M M2 I SS V 2 V SS CMRR A A dm cm i i dm cm I g m V in i dm 80

89 Lucidi di Microelettronica Analogica Stadio differenziale g m v gs r I g m v gs2 icm gmvgs gmv in 2rI icm g m v gs V in 2r I i CM gmvcm Vin 2g r 2r m I I i dm CMRR 2 g i CM m r I Questo ci suggerisce che per aumentare il CMRR va aumentato il g m (ma ciò crea aumento della potenza dissipata) o la resistenza r I. Source follower Utilizzato come buffer o level-shifter V DD V DD M MB M2 V IN I bias I bias MB M2 V OUT V IN M V OUT V AV V out in g m g g m essendo gm gds gds2 gmb ds gds2 gmb 8

90 I principali blocchi analogici in tensione Source follower g mb v bs g m v gs g ds Cortocircuitando l ingresso ed applicando un segnale v x (che impone una corrente i x ) all uscita è possibile valutare la R OUT. gds2 v x In questo caso v gs =-v x e v bs =-v x i x g ds g ds 2 g mb g m v R x out v i x x g ds g ds 2 g mb g m g m Source follower Il source follower è utilizzabile anche come traslatore di livello (DC shifter). Con riferimento ad uno schema a canale n: V in Vgs V V out in Vout V Vgs I k W 2 L 2 2 L V gs VTh Vgs I VTh k W. L effetto body non sempre è trascurabile. 2. L uscita è traslata rispetto all ingresso di un valore che dipende anche dalla V Th. La V Th è però variabile con la temperatura e si rischiano quindi delle variazioni troppo elevate tra la tensione d ingresso e quella di uscita. 3. Poiché l uscita è limitata dalla traslazione della tensione di soglia, si ha una riduzione della dinamica 82

91 Lucidi di Microelettronica Analogica Divisori di tensione V DD Normalmente i circuiti analogici presentano due sole tensioni (V DD e V SS ) Per ottenere altri riferimenti devono essere utilizzati dei divisori Si potrebbero usare divisori resistivi o capacitivi, tuttavia essi risultano complessi oltre ad occupare una notevole area di silicio. Si preferiscono MOS collegati a diodo M M2 V OUT k W 2 L 2 k W 2 V gs VTh V gs2 VTh2 dove k Cox 2 L 2 Divisori di tensione Inoltre: V ds V ds 2 V DD V ds 2 V DD V ds V out k 2 V V V V V ds Th k 2 2 DD ds Th2 dove W 2 L W L 2 V V ds 2 2 DD V Th V 2 Th2 V ds 2 V 2 DD V Th V 2 Th2 2 V out V 2 DD 2VTh2 V Th 2 83

92 I principali blocchi analogici in tensione Stadi di uscita migliorati Le caratteristiche di resistenza d ingresso e d uscita di un amplificatore dipendono dalla natura dell amplificatore stesso. Consideriamo un amplificatore di tensione : R S R OUT R IN V IN V i R L V o A V0 V i Un buon amplificatore deve avere una R IN alta ed una R OUT bassa. Stadi di uscita migliorati V DD M M2 V OUT Una R OUT bassa può essere ottenuta anche con lo schema push-pull R OUT g // g m m2 V DD Per diminuire la resistenza di uscita si può utilizzare un feedback negativo. M V IN i gds gds2 v x gm vgs con vgs Avx x M2 V OUT R OUT Ag m g ds g ds2 V B 84

93 Lucidi di Microelettronica Analogica Stadi di uscita migliorati V DD V DD M3 M5 V IN M V B M3 M M4 M2 M4 M2 V B M5 V OUT V IN M6 V OUT (a) (b) (a) Push-pull in classe AB; (b) Push-pull in classe AB con stadio di guadagno. 85

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95 Corso di Microelettronica Prof. Giuseppe Ferri Ing. Nicola Guerrini Riferimenti di corrente e tensione 87

96 Riferimenti di corrente e tensione I rif V DD MB I I rif out R rif I I d d 2 Specchio di corrente semplice M2 I out W k 2 L W k 2 L Nella stessa configurazione realizzata con BJT, alla I rif vengono sottratte le due correnti di base e la corrente specchiata non è esattamente la corrente di riferimento. Invece, nello specchio realizzato a MOS, le due correnti di gate sono del tutto trascurabili. Ipotizzando entrambi i transistor in saturazione (MB lo è di sicuro essendo collegato a diodo), si ha: 2 V V V 2 gs 2 V V V gs 2 Th Th 2 ds ds 2 dove k C ox Specchio di corrente semplice R out g ds 2 I out r ds 2 Resistenza di uscita Ipotizzando che le dimensioni dei transistor, le tensioni di soglia e la lunghezza di modulazione del canale siano uguali per entrambi i transistor, allora la corrente specchiata I out èpari a quella di riferimento I rif se e solo se risulta: V V ds 2 ds ma essendo M connesso a diodo : V V V ds gs gs2 quindi Irif I out se V V ds2 gs2 88

97 Lucidi di Microelettronica Analogica Specchio di corrente semplice Il valore di V ds2 dipende dal carico. Se questo è lo stesso di quello visto dal transistor M, allora la corrente specchiata sarà uguale a quella di riferimento. In genere tale carico è diverso e le dimensioni del transistor M2 devono essere leggermente modificate per avere la I out voluta. E da sottolineare che questo specchio di corrente toglie poca dinamica al circuito nel quale viene inserito, in quanto la V ds2 èdell ordine di V. L accuratezza dello specchio dipende da diversi fattori e cioè: La lunghezza di modulazione del canale, ovvero. L offset dovuto a possibili diversi valori delle tensioni di soglia dei due MOS (anche se sono generalmente molto simili). Resistenze parassite. Imperfezioni geometriche e variazioni della mobilità. Mismatch dei parametri tecnologici. 89

98 Riferimenti di corrente e tensione Specchio di corrente Wilson Avere un alta resistenza d uscita nello specchio di corrente è importante in particolare quando è usato come carico attivo, poiché aumenta il guadagno. Gli inconvenienti legati alla configurazione Wilson sono: errore sistematico tra la corrente di riferimento e quella d uscita, dovuto al fatto che: V V V V V V V ds gs 3 ds 2 gs 3 gs 2 ds ds 3 lo specchio semplice ha una buona dinamica d uscita perché sottrae solo una V ds, mentre lo specchio di Wilson ruba alla dinamica stessa sia una V ds che una V gs. La tensione minima al nodo di uscita è: V V V V V V V V out, min gs 2 dsat 3 gs dsat 3 Th dsat dsat 3 90

99 Lucidi di Microelettronica Analogica Specchio di corrente cascode M4 M I rif I out M3 M2 Questo schema sottrae 2 V ds alla dinamica d uscita. Inoltre si ha una resistenza d uscita elevata, la stessa ricavata nel cascode. Di contro, tale circuito presenta una discreta dissimetria tra la parte destra e quella sinistra. Infatti a sinistra si hanno due cadute V gs, mentre a destra due V ds. Se le due V ds sono uguali alle due V gs, si ha un buon offset ma peggiora la dinamica. Se invece le tensioni tra drain e source sono diverse dalle tensioni tra gate e source, allora i termini V ds di destra possono essere molto diversi dai termini V ds di sinistra. Specchio di corrente cascode migliorato I rif I out Per eliminare gli inconvenienti della configurazione cascode se ne introduce una versione migliorata per la quale si ha: M4 M3 V V V V V gs ds4 ds gs4 ds M M2 Questo specchio è particolarmente vantaggioso per applicazioni low-voltage. 9

100 Riferimenti di corrente e tensione Altri riferimenti di corrente V DD V DD I rif R I out I rif M M2 I out I rif V DD V R gs M M2 R Semplice da progettare e realizzare. Dipendente da temperatura ma soprattutto da V DD. 92

101 Lucidi di Microelettronica Analogica Generatore di corrente basato su V Th Non utilizzabile per correnti elevate Necessita di start-up V DD V GS Generatore di corrente M4 A Ms3 V Th B RI Al resto del circuito Ms A Ms2 I Generatore di corrente basato su V T V DD V DD M M2 I ref Q n Q2 M4 A M3 B R I I 2 R A B M4 M3 I I 2 n Q Q2 I ref M M2 (a) (b) 93

102 Riferimenti di corrente e tensione Generatore di corrente basato su V T V V V A B V IR IR V V be be2 be be2 I AI SS e Vbe VT Vbe V be I Vbe 2 VT ln ln A I SS I A I SS 2 IR V T ln I AI SS nai I SS V T ln n I VT R ln n Generatori di tensione Generatori basati sulla moltiplicazione di V BE Generatori basati su V T Generatori band-gap 94

103 Lucidi di Microelettronica Analogica Generatori di tensione basati sulla moltiplicazione della V BE V DD I M4 M A M2 B I M3 ni M5 W W W W W ; L 3 L 4 L L 2 n L 5 I ni ni con n 5 W L5 W L 2 Q R kr V out V B V be IR I R V out nikr V be n kr kv R be W L 5 W L 2 La tensione di uscita così ottenuta ha coefficiente termico negativo. Generatori di tensione basati su V T V be V T ln A I Iss V ln( n T ) Iss A I 2 2 V DD M M2 VA VB Vbe Vbe2 RI V be RI M4 M3 M5 Ipotizzando V A =V B A B V out V be RI V kri kr R V I be be kv R T ln( n ) Q n R Q2 kr V out La tensione di uscita così ottenuta ha coefficiente termico positivo. 95

104 Riferimenti di corrente e tensione Generatori di tensione band-gap V DD M M2 I I 2 R R 2 2 V BG I generatori basati su V be e su V T hanno coefficienti termici opposti. Il generatore band-gap cerca di ottenere una tensione stabile con la temperatura utilizzandoli entrambi Q R 3 Q2 V BG V be mv T V AG Considerando V =V 2 e V be V T ln n si ha: V Generatori di tensione band-gap BG V V BG 2 V V AG R 2 R I 2 be VT ln R 3 2 V be (W/L) (W/L) R 2 2 A2 A V R 3 be dunque il termine moltiplicativo m deve valere: R 2 (W/L) A2 ln 25.6 R (W/L) A 3 2 La tensione base-emettitore è circa 0.6 V per piccole correnti e la tensione termica a temperatura ambiente è 26 mv circa. Per questo il valore della tensione V BG è circa.26 V, valore molto vicino, numericamente, a.2 (valore in ev dell energy gap del silicio). 96

105 Corso di Microelettronica Prof. Giuseppe Ferri Ing. Nicola Guerrini Progetto di amplificatori a transconduttanza (OTA) 97

106 Progetto di OTA Operational Transconductance Amplifiers Principali blocchi analogici in tensione per applicazioni microelettroniche. Possono essere utilizzati come operazionali in molte applicazioni. Caratterizzati dal parametro G m ; alta Z IN ed alta Z OUT. Configurabili come operazionali se viene aggiunto uno stadio di uscita a bassa impedenza. Operational Transconductance Amplifiers L analisi dell OTA prevede la determinazione di: guadagno di tensione impedenza di uscita polo dominante (ovvero banda passante), GBW margine di fase slew-rate Caratteristiche da valutare sono anche: CMRR PSRR rumore potenza dissipata offset 98

107 Lucidi di Microelettronica Analogica OTA semplice V DD M-M2 coppia differenziale matched M3 4 M4 I out 5 Se M e M2 sono in saturazione la loro transconduttanza vale: V IN M M2 3 2 V IN2 C L V out I B g m 2 K ' I W L n B V SS La resistenza al nodo di uscita (5) è data dal parallelo di r ds2 ed r ds4. A g V m // ds 2 rds 4 r OTA semplice Al nodo (5) è presente il polo dominante, avente frequenza: f d 2 R out ( C C n5 L ) f nd 2R C n 4 n 4 Il polo non dominante è al nodo (4). GBW gm 2 ( Cn5 CL ) PM GBW GBW 90 artg artg f 2 f nd nd 99

108 Progetto di OTA OTA simmetrico V DD Il guadagno in tensione vale: M5 B: M3 M4 :B M6 AV B gm R out M M2 C L V out R out g ds6 g ds8 r ds6 // r ds8 M7 V IN 3 I B V IN2 M8 V SS Il polo dominante si trova al nodo di uscita ed ha una frequenza pari a: fd 2 R out ( C n7 C ) L da cui gm GBW B 2 ( Cn7 CL) 00

109 Lucidi di Microelettronica Analogica OTA di Miller V DD MB M7 M6 Amplificatore a due stadi: I ref IN M M2 IN2 C c M5 OUT Guadagno maggiore Necessità di compensazione M3 M4 V SS La capacità C C sposta il polo dominante a frequenze minori, pertanto la banda dell OTA sarà minore. OTA di Miller Guadagno: il guadagno complessivo è dato dal prodotto dei guadagni dei due stadi. A g m m5 g r r A g r r m ds 2 // ds 4 gds2 gds4 g 2 m 5 ds 5 // ds 6 gds 5 gds6 Offset: è possibile individuare offset sistematico: dipende dalla topologia del circuito ed è possibile calcolarlo analiticamente. offset casuale: dipende dai possibili sbilanciamenti dei dispositivi (matching non perfetto), non predicibili se non in modo statistico dai dati forniti dalla fonderia sulla tecnologia usata. 0

110 Progetto di OTA OTA di Miller Offset sistematico: dipende dalla topologia del circuito ed è possibile ridurlo con un progetto appropriato. V DD Studiando il circuito semplificato in figura è possibile ottenere una relazione che, se rispettata in fase di progetto, permette la riduzione dell offset sistematico. I ref MB V SS IN M3 ½ M7 M M6 M5 OUT I d 5 I d 6 W W L L 5 I d W L W L 7 I d 7 W W L L 3 5 W L7 2W L 6 OTA di Miller Offset casuale: dipende dai possibili sbilanciamenti dei dispositivi (matching non perfetto) e dalla tecnologia usata. V DD R R IR V IR I2R2 I 2 R R2 V g R V m 0 os V 2 V IR os V g R m 0 2 I g m R R 0 V IN V M M2 I V IN2 Considerando che: I 26 mv (BJT) gm I mv gm (MOS) V SS R R 0 si ha: Vos, BJT 0.26 mv Vos, MOS.5 3 mv 02

111 Lucidi di Microelettronica Analogica OTA di Miller Compensazione in frequenza: la presenza di più poli rende necessaria una compensazione in frequenza, realizzata attraverso il condensatore C C. R V C g m v in C C g m2 v R 2 C 2 V O Lo studio del circuito equivalente porta ad una funzione di trasferimento con due poli ed uno zero. f m2 c gm p f 2 2 p f 2 2g m2rr 2Cc CC 2 2 g C z C C2 C c Cc 03

112 Progetto di OTA OTA di Miller Compensazione in frequenza: lo zero introdotto crea un peggioramento del margine di fase. Si tenta quindi di eliminarne l effetto. V DD V DD M4 M4 M5 M5 M2 M2 C c C c I 2 I I 2 V SS (a) V SS (b) Una prima soluzione è quella di introdurre un source follower per evitare che gate e drain del transistor M5 vadano in corto. OTA di Miller Compensazione in frequenza: una seconda soluzione per eliminare lo zero indesiderato è quella di inserire una resistenza in serie al condensatore di compensazione Se V V 0 in A 0 srz gm2 C c s p s p Rz g m2 2 V DD M2 M4 C c R Z M5 lo zero verrà cancellato. I 2 V SS 04

113 Lucidi di Microelettronica Analogica OTA di Miller Slew-rate (SR): viene misurato collegando l OTA a buffer e dando in ingresso un segnale a gradino di ampiezza elevata. V DD M3 M4 M5 OUT M M2 C c C L I B I B2 V SS V SR t max I C B C V I B2 I B SR min, t max CC CL CC Rumore Dal punto di vista del rumore un transistor MOS può essere modellato con un generatore equivalente in ingresso. K 2 2 f V 4KT n 3 g fc 2 WL m ox V n 2 V n 2 + _ A Un modello analogo può essere facilmente derivato per un amplificatore 05

114 Progetto di OTA Rumore Il modello di amplificatore rumoroso appena introdotto può essere applicato ad una situazione in cui sono presenti più stadi di guadagno. V n, 2 V n,2 2 A A 2 V out V A V V A A A V A V 2 n, out n n2 2 2 n 2 n2 V 2 n, in V A 2 n, out 2 2 A2 V 2 n V A 2 n2 2 Il rumore equivalente di ingresso è determinato principalmente dal rumore del primo stadio di amplificazione. 06

115 Lucidi di Microelettronica Analogica Rumore Il rumore equivalente in ingresso calcolato può essere meglio dettagliato separando i contributi dovuti al rumore termico ed al rumore flicker. K 2 2 f Ricordando che in un MOS: V 4KT n 3 g fc 2 WL m ox ed ipotizzando tutti i transistor in saturazione, quindi con: g m W 2Cox I d L V Rumore termico: Rumore flicker: C ox3 3 n, in, T 2V n, C oxi I W L 3 W L V K K 2 I 3L I L3 2 2 f 3 n, in, f 2V n,, f 2 f 07

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117 Corso di Microelettronica Prof. Giuseppe Ferri Ing. Nicola Guerrini L approccio current-mode 09

118 L approccio current-mode L approccio Current Mode The current mode approach Nella progettazione analogica l approccio più comune è quello di considerare la tensione come grandezza di riferimento. Negli ultimi anni si è venuta a sviluppare una nuova metodologia di progetto basata sulla corrente, denominata current mode approach. Tutte le funzioni e le applicazioni precedentemente implementate in tensione sono state riviste alla luce del nuovo metodo. Inoltre, sono stati introdotti nuovi circuiti di base e si è dato un maggiore impulso alla ricerca in direzioni diverse (es. Amplificatori di corrente). Molte funzioni ed applicazioni si sono rivelate essere più efficienti sotto molteplici punti di vista grazie alla filosofia in corrente. L approccio Current Mode Perché scegliere la corrente? Low Voltage Velocità Migliori topologie The current mode approach Se l informazione è portata dalla corrente è possibile avere dinamiche elevate a basse tensioni di alimentazione. Spesso il carico di un circuito è di tipo capacitivo, pertanto pilotare in corrente migliora la velocità. Il current mode mette a disposizione soluzioni alternative che a volte risultano essere migliori di quelle tradizionali. 0

119 Lucidi di Microelettronica Analogica Voltage Mode e Current Mode The current mode approach La grandezza elettrica di riferimento è stata per decenni la tensione. Non a caso il più diffuso blocco di base dell elettronica è l amplificatore operazionale. Guadagno infinito Impedenza d ingresso infinita Vin + A _ Vout=A*Vin Impedenza d uscita nulla Amplificatore Operazionale The current mode approach In teoria è un amplificatore di tensione ideale. Nella realtà molte caratteristiche si discostano da quelle attese, anche se non di molto, specie in determinate situazioni Facile da usare in fase di progetto a partire da un modello semplificato. Guadagno non infinito Impedenza d ingresso non infinita Impedenza d uscita non nulla Offset Slew Rate Banda Limitata

120 L approccio current-mode Amplificatore Operazionale The current mode approach E possibile, comunque, limitare o tenere bene in considerazione tutte non idealità che caratterizzano il blocco Amplificatore Operazionale. Il suo limite principale è rappresentato dal fatto che il prodotto tra guadagno e banda passante è costante. Guadagno (db) Frequenza (Hz) Current Mode The current mode approach Nel tentativo di superare le limitazioni imposte dagli Amplificatori Operazionali, in tempi recenti si è andata affermando una filosofia di progetto basata sulla corrente. In principio si è cercato di ottenere nuovi blocchi in corrente attraverso Op-Amp modificati. In seguito, analogamente a quanto avviene con gli operazionali, si è cercato un blocco base semplice e facilmente caratterizzabile che potesse aiutare a riprodurre la metodologia di progetto fin qui impiegata. Operazionali modificati Nuovi blocchi Limiti e progressi 2

121 Lucidi di Microelettronica Analogica Current Mode The current mode approach La necessità di progettare in current mode è stata inizialmente affrontata partendo dai ben noti Amplificatori Operazionali. Nuove Configurazioni Modifica dello stadio di uscita Supply Current Sensing In entrambi i casi si è fatto ricorso anche a componenti esterni aggiuntivi. Il terzo metodo si è rivelato il migliore, portando anche allo sviluppo di nuovi blocchi quali CFOA, OFC e CCII. Current Mode Verso i Current Amplifiers The current mode approach Una prima soluzione per ottenere una uscita in corrente è quella di sostituire una delle resistenze della rete di retroazione con il carico stesso. Vin R Iload=Vin/R Rload 0 Pur essendo una soluzione facile e comoda essa presenta il grave inconveniente di necessitare di un carico non riferito a massa. 3

122 L approccio current-mode Current Mode Verso i Current Amplifiers The current mode approach CMp La tecnica del current sensing dà risultati sicuramente migliori. Iout Iout2 A partire da questo schema di principio è poi possibile ottenere amplificatori di corrente aventi un determinato guadagno. CMn Introdotti da Sedra e Smith nel Principale blocco nella progettazione current-mode Distinguiamo fondamentalmente un CC di prima generazione (CCI) ed uno di seconda (CCII) Ideato anche un CC di terza generazione, anche se appare poco interessante Current Mode Semplice da caratterizzare e da utilizzare Versatile Current Conveyor Current conveyors Prestazioni interessanti The current mode approach 4

123 Lucidi di Microelettronica Analogica The current mode approach Current Conveyor di Seconda Generazione (CCII) Grande successo Utilizzato spesso in sostituzione dell amplificatore operazionale Vastissimo range di applicazione Ix Y X Z Iz Vy Vx Iy 0 Vx Iz Vy 0 Ix 0 Vz CCII Node Impedance level X Low (ideally 0) Y High (ideally ) Z High (ideally ) The current mode approach Current Conveyor di Seconda Generazione (CCII) Rispetto agli amplificatori operazionali i CC presentano la caratteristica di non soffrire del limite dovuto al compromesso guadagno-banda. In essi infatti il prodotto delle due grandezze non è costante. Un guadagno di tensione, ad esempio, è infatti ottenibile semplicemente collegando ai nodi X e Z due carichi resistivi di valore diverso. Vin Vout Y Iz Z Ix X R Vout R 2 Vx R Iz R2 Ix R2 R 2 R R 2 Vin 5

124 L approccio current-mode The current mode approach Current Conveyor di Seconda Generazione (CCII) Progettabile sia in classe A che in classe AB Proposte anche altre soluzioni non basate su coppia differenziale MP MP2 Vdd MP MP2 Vdd Cc MP3 Cc MP4 MP3 Cc Cc MP4 X MN MN2 Y IB2 Z IB3 X MN MN2 Y Z IB + MN3 MN4 IB IB2 IB3 Vss - Vss The current mode approach Current Conveyor di Seconda Generazione (CCII) Le impedenze parassite limitano il funzionamento del CCII La progettazione si basa quindi su modelli più o meno dettagliati del CCII L impedenza al nodo Y è naturalmente capacitiva Z Y Frequenza 6

125 Lucidi di Microelettronica Analogica The current mode approach Current Conveyor di Seconda Generazione (CCII) Il nodo X deve presentare una impedenza teoricamente nulla. Z X Frequenza Si rileva invece anche un comportamento di tipo induttivo e capacitivo Al nodo Z deve esserci alta impedenza. The current mode approach Current Conveyor di Seconda Generazione (CCII) Z Z Frequenza L impedenza rilevata è assimilabile a quella di un circuito RC parallelo. 7

126 L approccio current-mode The current mode approach Current Conveyor di Seconda Generazione (CCII) L intero CCII può essere riassunto utilizzando un modello completo. Y Zy I ZO Iz=Ix Z Iz Ix X Zz Zx Vy Vx Vx=Vy V O CCII+ The current mode approach Current Conveyor di Seconda Generazione (CCII) Oltre che i livelli di impedenza non ideali, devono essere tenute in considerazione, in fase di progetto, le caratteristiche reali del CCII, alcune delle quali riportate nel modello precedente. Vx=Vy Iz=Ix Limitatezza di banda Differenze di fase tra tensioni e correnti Range limitato anche dal carico 8

127 Lucidi di Microelettronica Analogica Applicazioni Nell ambito della elaborazione analogica dei segnali il CC è stato utilizzato praticamente ovunque. Il suo impiego ha conosciuto un notevole impulso grazie alla filosofia current-mode. Il suo utilizzo, in fase di progettazione, è analogo a quello dell amplificatore operazionale. Filtri Convertitori e simulatori di impedenza Oscillatori Elaborazione analogica di segnali Applicazioni current mode The current mode approach Applicazioni The current mode approach Amplificatore di tensione Vin R Ix Y X Z Iz R 2 Y X Z Vout V OUT V X VIN R2 V X 2 VY 2 R2 I Z R2 I X R2 R2 V R R R IN Iin R Ix Y X Z Iout=Iz Amplificatore di corrente R 2 I OUT I Z I X V R X 2 VY R 2 I IN R R 2 R R 2 I IN 9

128 L approccio current-mode Applicazioni The current mode approach Amplificatore a transconduttanza Vin R Ix Y X Z Iout=Iz Iin=Ix X Y Z R Iz Vout Y X Z Amplificatore a transimpedenza Applicazioni The current mode approach Iin Sommatore di corrente Iin2 X Y Z Iz Vin2 I 2 R 2 Vin R I X Y Z Iz R Vout Y X Z Sommatore di tensione 20

129 Lucidi di Microelettronica Analogica I Applicazioni OUT VY R I I sc R I IN Derivatore in corrente Z V R I IN scr Iin Y Iout Z X R C X X I OUT scv The current mode approach Integratore in corrente Iin Y Iout Z X C R I X Z I scv Y X V X sc scri IN Applicazioni Integratore in tensione Y V OUT V The current mode approach V I Z I X sc sc X 2 Y 2 VX scr Vin R Ix X Z C Iz Y X Z V OUT V scr V scr X Y scr V IN Vout Derivatore in tensione V OUT srcv V X X 2 V Y 2 srcv RI Y Z RI srcv IN X V X R sc Vin Ix C Y X Z R Iz Vout Y X Z 2

130 L approccio current-mode Simulatori di impedenza The current mode approach Nel corso del progetto di un circuito integrato può accadere di dover ricorrere a componenti passivi di valore elevato. Ciò naturalmente rappresenta un problema in fase di realizzazione. Infatti integrare capacità superiori ai 00pF o resistenze più grandi di 00K non è possibile. Un discorso ancora più complesso vale invece per le induttanze. Due le possibili alternative:utilizzare componenti esterni o ricorrere a circuiti che simulino il comportamento desiderato. Capacità Induttanza Moltiplicazione di capacità The current mode approach Iin=I Z =KI X Viene sfruttato un CC con guadagno di corrente, nel senso che Iz=KIx Vin I X Y X Z C Z IN V I IN IN V I Y IN V I Y Z VY KI X VY V K Z X C VY V K Z Y C ZC K 22

131 Lucidi di Microelettronica Analogica Moltiplicazione di capacità The current mode approach Le impedenze parassite del current conveyor limitano però il range di funzionamento del circuito. Impedance Ideal Impedance Zin=Rz Real Impedance Zin=Rx/K Frequency Z IN R Z( scr X ) KCR C R ) s CR R (C 2 s(c Z R Z CR X Z Y Z X Z Z C Y ) Simulazione di induttanza The current mode approach Per realizzare un comportamento induttivo si ha bisogno di più current conveyors. Iin CCII Y Z Y CCII2 Z Vin X C X R R 2 Considerando ideali i due CC impiegati viene simulata una induttanza di valore pari a R R 2 C. 23

132 L approccio current-mode Simulazione di induttanza The current mode approach Anche in questo caso il range operativo risulta limitato dalle impedenze parassite del current conveyor (Rx e Rz in particolare). Ideal Impedance Impedance Real Impedance Frequency Questa dipendenza può essere però sfruttata per intervenire sul range operativo stesso, modificando le correnti di polarizzazione del CC. 24

133 Lucidi di Microelettronica Analogica Filtri The current mode approach Date le sue caratteristiche il CC è utilizzabile in filtri current-mode. Un esempio è rappresentato dal filtro multifunzione riportato. DO-CCII DO-CCII2 Y Z+ Y Z- R X Z- V HP R 3 X Z+ V IN VLP R 2 V BP C 2 C Grazie all utilizzo di tre CC dual output, otteniamo tre uscite in tensione: passa-alto, passa-banda e passa-basso. Oscillatori The current mode approach Anche nella realizzazione di oscillatori il CCII può risultare un valido blocco base. R 2 Frequenza di Oscillazio ne : 0 R2 R3 C C R R 2 2 Y Z C 2 R X Condizione di Oscillazione : R R 4 2 R C2 R3 R C 2 C R4 R 3 25

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135 Corso di Microelettronica Prof. Giuseppe Ferri Ing. Nicola Guerrini Progettazione a bassa tensione (Low-Voltage) 27

136 Progettazione a bassa tensione LV design Motivazioni (Low Voltage -> Low Power) In questi ultimi anni notevoli sforzi sono stati fatti nel tentativo di ridurre la dissipazione di potenza e la tensione di alimentazione complessiva per i circuiti analogici e digitali. Le motivazioni sono: Necessità di ridurre il consumo di potenza nei sistemi digitali ad alta densità di integrazione (man mano che i componenti integrati vengono compattati aumentano i problemi di riscaldamento, mentre le tensioni di breakdown diminuiscono). La crescita esponenziale dell elettronica per applicazioni portatili, alimentate da una singola batteria, che ha stimolato la richiesta di topologie LP, in grado di garantire una vita operativa maggiore. LV design Digitale Nei circuiti digitali la riduzione di potenza può essere ottenuta semplicemente riducendo la tensione di alimentazione. Infatti, il consumo di corrente in circuiti digitali CMOS è proporzionale al quadrato della tensione di alimentazione. Analogico Il processamento di segnali analogici ha sempre avuto una grande importanza, data la natura analogica dei fenomeni naturali. 28

137 Lucidi di Microelettronica Analogica LV implica LP, LP non implica LV LV design La riduzione della tensione di alimentazione spesso corrisponde ad una diminuzione del consumo di potenza. Comunque un progetto LP può essere fatto anche con alte tensioni di alimentazione. Per prima cosa conviene quindi verificare le prestazioni dei circuiti con basse alimentazioni. Se le prestazioni non sono soddisfacenti allora si ricorre a soluzioni LV. Vincoli di progetto analogico LV LV design Completa dinamica di ingresso. Completa dinamica di uscita. Transconduttanza (o caratteristiche più generali) indipendente dal modo comune di ingresso. Tali vincoli portano alla conclusione che nella progettazione LV è essenziale fare un uso efficiente della tensione di alimentazione a disposizione. 29

138 Progettazione a bassa tensione Classificazione dei circuiti LV LV design Al fine di poter classificare le diverse topologie circuitali, è più utile una caratterizzazione in termini di tensioni gate-source e tensioni di saturazione. A tal proposito il termine low voltage è riferito a quei circuiti capaci di operare con tensioni di alimentazione pari alla somma di due tensioni gate-source e due tensioni di saturazione, cioè: V 2( V V al, min gs dsat Quei circuiti che necessitano solamente di una minima tensione di alimentazione, pari cioè a una tensione gate-source e una tensione di saturazione, saranno considerati circuiti a bassissima tensione (very low voltage). Per essi vale la relazione: V al,min V gs V dsat ) Caratteristiche del MOS in condizioni LV LV design La tensione gate-source è quindi un parametro molto importante da controllare nel LV design. STRONG INVERSION Un transistor MOS opera in condizioni di strong inversion quando: V ds V gs V Th essendo V gs VTh Vgs, eff si può scrivere V gs, eff 2 C ox L W I d 30

139 Lucidi di Microelettronica Analogica STRONG INVERSION LV design Il valore di g m in condizioni di strong inversion è quindi: g m I V d gs W W Cox Vgs, eff 2Cox I d L L gs, eff g m 2I V Il g m è determinato dalla sua effettiva tensione gate-source. Più grande è quest ultima, più grande risulta la transconduttanza. Non sempre è possibile ottenere un g m maggiore incrementando V gs,eff. Dopo tutto, incrementarla vuol dire richiedere una maggiore tensione di alimentazione. Per evitare ciò, si può aumentare il W/L o la corrente di drain, anche se in tal caso la crescita del g m potrebbe essere modesta, data la sua dipendenza con la radice quadrata da questi due parametri. In ogni caso, l effettiva tensione gate-source rimane la stessa, favorendo in tal modo il funzionamento LV del circuito. d WEAK INVERSION LV design Un transistor MOS opera in condizioni di weak inversion quando: V ds ( 3 4) V T Vgs VTh Dalla relazione che fornisce nvt la corrente di drain: I d I se I I d d si ricava: Vgs, eff nvt ln gm I nvt s Se si richiede un più alto valore di g m, è possibile aumentare la corrente di drain. Bisogna fare attenzione però al fatto che, se essa cresce troppo, il dispositivo va in strong inversion. Inoltre, sebbene un transistor possa essere mantenuto in weak inversion incrementando il suo W/L, questo non è sempre permesso, poiché un aumento delle dimensioni provoca un aumento delle capacità parassite, con conseguente riduzione della banda. 3

140 Progettazione a bassa tensione Amplificatori LV LV design Nel progettare amplificatori per applicazioni LV si deve porre particolare attenzione a: Riferimenti di corrente e tensione LV. Stadi di ingresso LV (G m costante, rail-to-rail). Stadi di uscita LV (classe AB). Compensazione in frequenza per circuiti LV. Singolo stadio di ingresso differenziale LV design V SS V common V DD V dsat V sgp V DD V DD I BIAS I BIAS V dsat V IN M M2 V IN2 V sgp M M2 V IN V IN2 V O V O M3 M4 R R2 V SS V SS V SS Vgsn VTh, p V common V DD V sgp V dsat 32

141 Lucidi di Microelettronica Analogica Singolo stadio di ingresso folded cascoded LV design V DD I BIAS M9 M0 V B3 M7 V IN M M2 V IN2 V B2 M8 V O M5 M6 V B M3 M4 V SS V SS V dsat V common V DD V sgp V dsat Prestazioni degli amplificatori LV Le prestazioni critiche per uno stadio di ingresso di un amplificatore LV sono fondamentalmente: LV design Offset CMRR Rumore 33

142 Progettazione a bassa tensione Prestazioni degli amplificatori LV LV design OFFSET: L offset è dovuto a quelle situazioni di mismatch (scostamento) che si verificano tra i transistor dello stadio di ingresso. Senza entrare troppo nel dettaglio, relativamente allo stadio di ingresso folded cascoded, si può cercare di ridurre l offset rendendo: l area dei transistor più larga possibile; l effettiva tensione gate-source dei transistor di ingresso più piccola possibile; il rapporto W/L dello specchio di corrente e dei generatori di corrente più piccolo possibile. Prestazioni degli amplificatori LV LV design CMRR: Il rapporto di reiezione di modo comune CMRR è definito come: Ad CMRR A E chiaro allora che uno stadio di ingresso ben progettato pone molta attenzione all aspetto tecnologico, basato su un buon matching dei transistor. c 34

143 Lucidi di Microelettronica Analogica Prestazioni degli amplificatori LV LV design RUMORE: per quanto riguarda il rumore, esso può essere determinato esaminando il contributo di ciascun transistor al rumore totale. E la somma di due termini: il rumore termico e il rumore flicker. Si può minimizzare il rumore termico rendendo: il g m dei transistor di ingresso più alto possibile; il rapporto W/L dello specchio di corrente e dei generatori di corrente più piccolo possibile; mentre si può minimizzare il rumore flicker: rendendo l area dei transistor di ingresso più grande possibile; rendendo la lunghezza dei transistor del current mirror e dei generatori di corrente più grande possibile; attraverso l uso di transistor di ingresso che presentino la più piccola componente di rumore flicker, tipicamente dispositivi a canale P. LV design Stadi di ingresso di amplificatori Caratteristiche Reiezione delle tensioni di modo comune (alto CMRR) Dinamica completa (rail-to-rail) Gm costante rispetto a variazioni del modo comune Basso rumore Basso offset 35

144 Progettazione a bassa tensione LV design Stadio di ingresso rail-to-rail V DD R3 I BIAS R4 V dsat V dsat V cm V sgp V sgp V IN M M2 M3 M4 V IN2 + = V cm V gsn V gsn V cm R I BIAS2 R2 V dsat V dsat V SS Stadio di ingresso rail-to-rail LV design V DD R3 I BIAS R4 V dsat V dsat V cm V cm M3 V IN M M2 M4 V sgp V IN2 V sgp + = V gsn V gsn V cm V cm R I BIAS2 R2 V dsat V dsat V SS Se la tensione di alimentazione è troppo bassa si può manifestare una zona intermedia di non funzionamento. 36

145 Lucidi di Microelettronica Analogica LV design Stadio di ingresso folded cascoded rail-to-rail V DD I REF M5 M6 M7 V B3 M8 V IN M3 M4 V IN2 V O M M2 M9 V B2 M0 I REF V B M M2 V SS Consente la conversione da differential a single-ended. Stadi di ingresso con Gm costante LV design Uno stadio di ingresso rail-to-rail può essere polarizzato sia in weak che in strong inversion. Se esso opera in weak inversion, allora la transconduttanza totale è data da: g p mi, weak 2n pvt I I n 2n V n T I p I n I ref In strong inversion: g mi, strong C p ox W L p I p C n ox W L n I n I I 2 p n I ref 37

146 Progettazione a bassa tensione LV design Stadi di ingresso con Gm costante V DD I REF M5 M6 V B3 M3 M7 V B M8 V IN M3 M4 V IN2 V O M M2 M9 V B2 M0 M4 M5 I B I B2 V SS ONE-TIME current mirror Stadi di ingresso con Gm costante LV design Andamento del Gm in weak inversion [Ref.7] ONE-TIME current mirror 38

147 Lucidi di Microelettronica Analogica Stadi di ingresso con Gm costante LV design Andamento del Gm in strong inversion: variazione troppo ampia [Ref.7] ONE-TIME current mirror Stadi di ingresso con Gm costante LV design V DD M7 :3 M8 I REF M5 M6 V B3 M3 M7 M8 V IN M3 M4 V IN2 V B V O M M2 M9 V B2 M0 M6 V B4 M4 :3 M5 I REF I B I B2 V SS THREE-TIMES current mirrors 39

148 Progettazione a bassa tensione LV design Stadi di ingresso con Gm costante Andamento del Gm in strong inversion [Ref.7] THREE-TIMES current mirrors Stadi di ingresso con Gm costante con controllo in tensione La relazione: g mi, strong C p ox W L p I p C n ox W L LV design n I n può essere scritta anche come: W W, g mi strong pcox Vsgp, eff ncox Vgsn, eff L p L n Pertanto il controllo sul g m in strong inversion può essere effettuato facendo appropriate considerazioni sulle effettive tensioni gatesource dei transistor di ingresso. 40

149 Lucidi di Microelettronica Analogica Stadi di ingresso con Gm costante con controllo in tensione LV design Possiamo dire che il g m può essere reso costante mantenendo costante la somma delle tensioni gate-source dei transistor di ingresso, dal momento che il g m di un transistor MOS polarizzato in strong inversion è proporzionale proprio alla sua V gs.. Sarà sufficiente garantire: V sgp, eff Vgsn, eff V ref a condizione di aver imposto: W p L p W n L n Stadi di ingresso con Gm costante con controllo in tensione V DD LV design M5 M6 M7 M8 V IN V IN2 V B V O M3 V C M4 M9 V B2 M0 M M2 I B I B2 V SS V C VTh, n VTh, p V ref 4

150 Progettazione a bassa tensione Stadi di ingresso con Gm costante con controllo in tensione LV design Una possibile implementazione integrata del precedente schema è: V DD M7 M3 M5 M6 4I REF V IN M3 M4 V IN2 M7 V B M8 V O M Z M2 M9 V B2 M0 M5 M6 M4 I B I B2 V SS Stadi di ingresso con Gm costante con controllo in tensione Utilizzando il diodo Zener il Gm viene controllato piuttosto bene LV design [Ref.7] 42

151 Lucidi di Microelettronica Analogica Stadi di ingresso con Gm costante con controllo in tensione LV design Volendo una implementazione a transistors: V DD M9 M5 M5 M6 4I REF M3 M3 M4 M7 V B M8 V IN V IN2 V O M M4 M2 M9 V B2 M0 M7 M8 M6 I B I B2 V SS Stadi di ingresso con Gm costante con controllo in tensione Utilizzando solo MOS si ottiene: LV design [Ref.7] 43

152 Progettazione a bassa tensione Stadi di uscita LV design Uno stadio di uscita ha il compito di condurre sul carico una certa quantità della potenza con basso livello di distorsione. In applicazioni LV questo deve essere ottenuto attraverso l uso efficiente della tensione di alimentazione e della corrente di polarizzazione. Per gli stadi di uscita LV, è di primaria importanza sapere qual è la minima tensione di alimentazione a cui lo stadio è capace di operare. Ovviamente, bisognerà determinare la tensione gatesource dei transistor di uscita, che può diventare relativamente grande, in particolar modo quando lo stadio di uscita deve pilotare alte correnti di segnale. Questa situazione impone un limite inferiore alla minima tensione di alimentazione con la quale lo stadio di uscita può funzionare. Stadi di uscita LV design Così come per gli stadi di ingresso, anche il range delle tensioni di uscita deve essere più largo possibile, preferibilmente di tipo rail-to-rail. Per ottenere questo si può connettere i transistor di uscita nella configurazione a source comune. Inoltre, un efficiente uso della corrente di polarizzazione richiede un alto rapporto tra la massima corrente di segnale che può essere condotta al carico e la corrente a riposo dallo stadio di uscita. Questo può essere realizzato polarizzando i transistor di uscita in classe AB. 44

153 Lucidi di Microelettronica Analogica Stadio di uscita a source comune LV design Si tratta di uno stadio in classe A, che necessita di una tensione minima di alimentazione pari a: V DD V al,min V gso V dsat I B2 I B V O V IN M V SS Stadio di uscita rail-to-rail push-pull LV design V IN V IN2 V O M M2 R L +½ V DD -½ V DD Se le tensioni di ingresso si presentano con un valore alto, allora la corrente di drain del transistor di uscita a canale N è maggiore di quella del transistor di uscita a canale P, e quindi lo stadio di uscita tira (pull) corrente dal carico. Allo stesso modo, per tensioni del segnale di ingresso basse, è maggiore la corrente di drain del transistor a canale P e quindi lo stadio di uscita spinge (push) corrente sul carico. 45

154 Progettazione a bassa tensione Stadio di uscita in classe AB LV design In uno stadio di uscita rail-to-rail, la funzione di trasferimento in classe AB può essere ottenuta mantenendo costante la tensione tra i gate dei transistor di uscita. V DD V SUP/2 M3 V DD V IN M M V O V IN I REF V O V AB V IN2 M2 M2 V SS V SUP/2 M4 V SS (a) (b) Stadio di uscita in classe AB LV design Affinché la relazione tra le correnti di push e di pull risulti insensibile a variazioni di processo e della tensione di alimentazione, la tensione V ab deve inseguire tali parametri. Questo può essere ottenuto implementando V ab secondo lo schema di figura (b), in cui la funzione del generatore V ab è svolta dai due transistor M3-M4 connessi a diodo, polarizzati da una corrente costante I ref, e dai due generatori di tensione costante, ciascuno di valore pari a V sup /2. In tal modo, la relazione tra la corrente di push I d e la corrente di pull I d2 è data da: I I d d I d 2 I d 2 I 2 2 q I q in S.I.; in W.I. 46

155 Lucidi di Microelettronica Analogica Stadio di uscita in classe AB Le correnti di uscita hanno un andamento tipo: LV design I W L W L quiescent I ref 3 [Ref.7] 47

156

157 Corso di Microelettronica Prof. Giuseppe Ferri Ing. Nicola Guerrini Compensazione in frequenza per circuiti Low-Voltage 49

158 Compensazione in frequenza per circuiti LV Compensazione in frequenza LV design Un amplificatore deve essere in grado di operare correttamente sotto diverse condizioni, legate soprattutto a variazioni di carico, di processo e di temperatura. L amplificatore deve essere sempre stabile. Per ottenere la stabilità, esso deve agire come un sistema a singolo polo per tutto l intervallo di frequenze in cui guadagna (cioè fino al GBW) e in tutte le condizioni di polarizzazione dell ingresso. Amplificatore a singolo stadio LV design A V Un solo polo dominante: sicuramente stabile Gain [db] V DD I B GBW M f Frequency [Hz] f 2R L C L V IN V SS R L C L Il guadagno è però basso AV gmrl g GBW 2C m L 50

159 Lucidi di Microelettronica Analogica Amplificatore a singolo stadio cascoded LV design Il transistor M2 introduce un polo aggiuntivo. Tuttavia, tale polo cade ad una frequenza molto alta, tipicamente diverse centinaia di MHz, per cui si può ritenere che tale configurazione conservi l aspetto ideale di sistema ad un solo polo per tutta la banda di funzionamento. V DD M2 M I B C L V b Il guadagno migliora V SS A g V r g r m2 ds2 m o Amplificatore a due stadi LV design In molte applicazioni il guadagno di un amplificatore a singolo stadio è troppo basso, specialmente quando questo è caricato con resistenze di valore relativamente piccolo. In questi casi il guadagno dell amplificatore deve essere accresciuto utilizzando due stadi di guadagno, ciascuno dei quali introduce un polo dominante nel suo nodo di uscita; quindi l amplificatore può essere visto come un sistema a due poli. Chiaramente, per garantire la stabilità, l amplificatore deve agire come un sistema ad un polo. Questo può essere ottenuto attraverso un adeguata compensazione, realizzabile seguendo diverse tecniche alcune delle quali verranno di seguito esposte. 5

160 Compensazione in frequenza per circuiti LV Compensazione parallela LV design La rete R P C P introduce uno zero nella funzione di trasferimento dell amplificatore che deve essere uguale (ovvero matched) al polo di uscita. In questo modo il polo viene cancellato e l amplificatore assume il desiderato aspetto di sistema a singolo polo. V DD I B PROBLEMA: la posizione del polo da cancellare varia al variare del carico V IN M2 M3 I B3 V REF M C P R P R L C L I B2 V SS Compensazione alla MILLER LV design V DD Realizza il pole splitting I B3 C M I B Senza compensazione i poli sono alle frequenze V IN M2 M3 V REF M R L C L f 2 R L C L f2 2 r C ds3 gs I B2 V SS Introducendo la capacità C M f >f ; f 2 <f 2 g m f' C 2 C L C f2' 2r ds3 gs M m C g R C L gs M 52

161 Lucidi di Microelettronica Analogica Cancellazione dello zero LV design V DD V IN I B3 M2 M3 R M V REF C M M R L I B C L La compensazione alla MILLER introduce un indesiderato zero alle alte frequenze, che può essere cancellato grazie al gruppo R M C M. I B2 V SS Per ottenere un esatta cancellazione deve aversi: R M g m Compensazione cascoded MILLER LV design Il guadagno di un amplificatore a doppio stadio può essere aumentato applicando una configurazione cascode. Se questo cascode èinserito nel percorso di retroazione della capacità di Miller, l amplificatore sarà in grado di lavorare a frequenze molto più alte rispetto ad un amplificatore con semplice Miller splitting. V DD I B3 C M I B Il GBW è infatti superiore M2 M3 V B M4 M R L C L g GBW 2C m2 M V IN V REF I B2 I B4 V SS 53

162 Compensazione in frequenza per circuiti LV Compensazione nested cascoded MILLER LV design L andamento ad alta frequenza di un amplificatore a doppio stadio viene migliorato attraverso la configurazione cascoded Miller. Bisogna però osservare che, in stadi di uscita in classe AB con un alto rapporto tra la corrente di uscita e la corrente di riposo, la transconduttanza varia enormemente, rendendo difficoltosa la stabilizzazione del circuito. Allora il transistor di uscita può essere meglio controllato inserendo un ulteriore capacità di Miller tra il drain e il gate di quest ultimo, come mostrato in figura. Compensazione nested cascoded MILLER LV design V DD I B3 C M2 I B GBW g m2 2 M M 2 C C V IN V SS M2 M3 V REF I B2 M4 V B C M I B4 M R L C L C f ' Primo polo non dominante gm 2 CM 2 CM C L M 2 C M gs C C M Viene aggiunto anche uno zero, che migliora la stabilità del circuito per larghe variazioni della transconduttanza dello stadio di uscita. f Z g 2 C m4 M 2 g C m4 M 54

163 Lucidi di Microelettronica Analogica Compensazione nested MILLER LV design V DD I B2 I B I B4 C M2 C M M3 M2 M M5 M4 R L C L V REF2 V IN V REF I B3 I B5 V SS Guadagno AV gm4rds4gm2rds2gm R L Compensazione nested MILLER LV design I poli dell amplificatore non compensato sono alle frequenze: f 2 R L C L f2 2 r ds 2C gs f3 2 r ds 4C gs 2 L inserimento della prima capacità di Miller produce lo spostamento dei poli alle nuove frequenze: gm f' C 2 C L C gs M C gs f2' 2r g R C ds2 m L f3' f 3 M 55

164 Compensazione in frequenza per circuiti LV Compensazione nested MILLER LV design A V 2 ' 2 ' 2 Gain [db] Frequency [Hz] 3 ' 3 3 ' ' La capacità di Miller C M sposta i poli nelle posizioni ' e '. Il terzo polo rimane inalterato. Il nuovo polo a ' si viene a trovare 3dB al di sotto del GBW. ' Ora l amplificatore complessivo si presenta come un sistema a due poli ( ' e 3 '). Questi possono essere spostati con una seconda capacità di Miller C M2. 56

165 Corso di Microelettronica Prof. Giuseppe Ferri Ing. Nicola Guerrini Progettazione a bassa potenza (Low-Power) 57

166 Progettazione a bassa potenza Perché progettare a bassa potenza? LP design Applicazione a sistemi portatili, alimentabili con batterie a singola cella Biomedicale Sensor interface Circuiti VLSI ad alte prestazioni Come progettare a bassa potenza? LP design LP = micropower (expressed in W or A) I limiti di progettazione LP sono dovuti a : capacità parassite; inefficienza (in corrente) dei circuiti tradizionali che non sono ottimizzati per bassi consumi; limitazioni sulla dinamica del segnale. Perciò, il progetto LP deve essere caratterizzato da un efficiente uso della corrente di alimentazione, ottenibile attraverso l uso di stadi di uscita in classe AB e opportune tecniche di compensazione in frequenza. 58

167 Lucidi di Microelettronica Analogica LP digitale LP design Ridurre la tensione di alimentazione Vdd (la potenza è infatti proporzionale a Vdd 2 ) Riprogettare le architetture tradizionali (parallelismo) Ottimizzare le prestazioni LP Analogico LP design Ridurre Vdd non necessariamente riduce la potenza. Infatti, questa è fissata da SNR and GBW. Usare modelli opportuni (in weak e moderate inversion) : EKV (Enz, Krummenacher and Vittoz). Capacità parassite Cattiva polarizzazione Compensazione in frequenza Rumore Limiti pratici LP 59

168 Progettazione a bassa potenza LP design Tecnologia LP CMOS Basse correnti a riposo Buone prestazioni anche con basse correnti Bassi costi Semplicità di progetto Strategie di progetto LP LP design La corrente a riposo negli stadi amplificatori determina le seguenti prestazioni: Potenza a riposo Banda GuadagnoDC Slew rate Non conviene ridurla!!! 60

169 Lucidi di Microelettronica Analogica Strategie di progetto LP ADAPTIVE BIASING polarizzazione adattativa LP design Le topologie Adaptive Biasing (AB) danno una corrente aggiuntiva in presenza di segnale differenziale di ingresso. IN OTA V DD OUT Tale correnteconsenteil miglioramento delle prestazioni dinamiche senza consumi aggiuntivi. IN2 I I 2 V SS Topologie AB LP design I A(I I 2 -I ) 2 M M2 M3 M4 W / L4 A W / L 3 Sottrattore di corrente per AB - Vittoz (984) VDD M8 M M2 M3 I I 2 M4 M3 M4 M5 IN- M M2 IN+ OUT M5 M6 M7 M8 I p M9 M20 M2 M22 M7 M9 M0 M6 VSS 6

170 Progettazione a bassa potenza Circuito di Hostica (989) Topologie AB LP design V DD M M4 M5 M2 M3 M5 M4 VIN- M6 M7 VIN+ VIN- M6 M7 VIN+ VOUT M M8 M2 M3 M8 M9 M0 M9 M20 Circuito di Yoon (994) AB topologies LP design V DD M4 M5 M7 M6 M8 M3 V REF M6 M7 VIN+ VIN- M5 M4 VIN+ M2 VOUT M M3 M M8 M9 M0 M2 M9 62

171 Lucidi di Microelettronica Analogica Circuito di G.Ferri (996) AB topologies V DD LP design V M M2 V 2 M3 M4 I OUT R LOAD M5 M6 V SS AB topologies LP design 63

172 Progettazione a bassa potenza LP design Circuiti AB W I d( M3 ) KP 2 L W I d( M4 ) KP 2 L M 3 M 4 V V V 2 2 Thp V V V 2 Iout A Id(M3) Id(M4) A W / LM 6 W / L 5 M 2 Thp Versione modificata LP design V DD V M3 M M2 V 2 M8 Elimina il gap centrale di 2 V Th M7 M4 R LOAD I OUT I DC I DC M5 M6 V SS 64

173 Lucidi di Microelettronica Analogica Circuiti AB LP design -> Circuiti AB LP design V V 2 AMPLIFIER V OUT I OUT V D DUMMY ADABIA V D2 65

174 Progettazione a bassa potenza LP design Circuiti AB V DD V D M M2 V D2 R R2 M3 M4 M8 V 2 V I DC M7 R LOAD I OUT I DC M5 M6 I DC M5 M6 dummy adabia V SS Circuiti AB LP design Possibile il controllo della corrente minima e massima 66

175 Lucidi di Microelettronica Analogica LP design Applicazioni ai buffer R V IN+ R V OUT- R I BIAS V IN- V OUT+ R LP design Potenza nei buffer 67

176 Progettazione a bassa potenza LP design Potenza vs. tempo (transitorio) 68

177 Corso di Microelettronica Prof. Giuseppe Ferri Ing. Nicola Guerrini Introduzione a SPICE BSIM3v3 (Modello Spice) 69

178 Introduzione a SPICE Spice Simulation Program for Integrated Circuits Emulation (Emphasis) Donald Pedersen Università della California a Berkeley IEEE Medal of Honor Oltre copie in uso 959 Introduzione dei primi circuiti integrati; Pedersen si occupò subito di IC, ma l idea su SPICE ebbe mille difficoltà: never wait for approval, just do it (D. Pedersen) Spice 966 conversazione con uno studente riguardo al progetto di un amplificatore; esistevano due programmi per l analisi della risposta in frequenza, pieni di errori; decise, dopo una scommessa di 5 USD, di sviluppare SPICE dapprima vi furono BIAS, BIAS2 e BIAS3 970 poi. Frank. CANCER SPICE 70

179 Lucidi di Microelettronica Analogica 972 SPICE : distribuito come software di dominio pubblico Novità: Modelli per i dispositivi Spice 975 SPICE 2 (introduzione MNA al posto della semplice analisi nodale) 978 Tutte le compagnie che producevano circuiti integrati scelgono SPICE 985 SPICE CADENCE e MENTOR introducono SPICE in Analog Workbench e Analog Artist e Accusim rispettivamente N.B. SPICE è usato per l analogica, non per il digitale. SPICE: Analisi del comportamento dei circuiti attraverso modelli circuitali, equazioni fondamentali ed algoritmi numerici. MODELLO di un componente o di un dispositivo: insieme di equazioni che ne descrivono il comportamento nel dominio considerato. Spice Esempi: Resistenza V=R I Diodo V V I IS e T Caratteristica statica I / g d V dinamica 7

180 Introduzione a SPICE ACCURATEZZA del modello: è conseguenza del tipo di modello; indica con che dettaglio il modello riproduce il comportamento del dispositivo. L accuratezza dipende dagli elementi parassiti e del 2 ordine; dall accuratezza dipendono i tempi di calcolo nei circuiti molto complessi. Nei dispositivi i parametri del modello sono legati ai processi di fabbricazione del circuito integrato. Vin R 0 2 R2 <Titolo> VIN 0 5V descrizione circuito + R 2 k quali variabili + R2 2 0 k valori delle variabili Spice 0 Variabili: Spice R V I G E F H C L Q M J resistenza generatore di tensione indipendente generatore di corrente indipendente generatore di corrente controllato in tensione generatore di tensione controllato in tensione generatore di corrente controllato in corrente generatore di tensione controllato in corrente capacità induttanza transistor bipolare transistor a MOS transistor a JFET Prefissi: K (000), M(0.00), MEG (000000),... 72

181 Lucidi di Microelettronica Analogica RICHIESTA DI SIMULAZIONE Spice.OP.TRAN.DC.AC operating point (punto di lavoro) transitorio (analisi nel tempo) Sweep DC risposta in frequenza Conversione del disegno del circuito (schematic entry) NETLIST -> Analisi SPICE -> Soluzione GLOBALE della rete PRESENTAZIONE DEI RISULTATI (anche solo parziale) PROBE: interfaccia grafica ACCURATEZZA: Numero di punti (legato alla velocità di RUN ) CORRENTI NEI RAMI TENSIONI NEI NODI Spice.TRAN (nel tempo).dc (in tensione o corrente).ac (in frequenza) 73

182 Introduzione a SPICE BSIM3v3 BSIM3v3 (Modello Spice) Il modello BSIM3v3 è basato sulla soluzione dell equazione di Poisson con approssimazione di canale lineare e analisi coerente quasi-2d. Si tiene conto degli effetti della geometria del dispositivo e dei parametri di processo. BSIM3v3 (Modello Spice) Si considerano, tra gli altri, i seguenti fenomeni nei MOS : BSIM3v3 - Effetto di canale stretto e corto sulla V Th - Drogaggio non uniforme nelle direzioni laterali e verticali - Riduzione della mobilità dovuta a campo verticale - Effetto di carica del substrato - Velocity saturation - Modulazione della lunghezza del canale - Effetto body nelle correnti di substrato - Conduzione sotto-soglia - Resistenze parassite al drain e al source 74

183 Lucidi di Microelettronica Analogica BSIM3v3 BSIM3v3 Strong inversion: Subthreshold: 75

184 Introduzione a SPICE Capacitance modelling BSIM3v3 BSIM3v3 76

185 Lucidi di Microelettronica Analogica BSIM3v3 BSIM3v3 77

186 Introduzione a SPICE BSIM3v3 BSIM3v3 78

187 Lucidi di Microelettronica Analogica BSIM3v3 79

188

189 ESERCITAZIONI

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191 ESERCITAZIONE La prima esercitazione ha lo scopo di prendere familiarità con il simulatore circuitale SPICE e con le sue diverse opzioni. Il circuito oggetto di questa esercitazione è riportato in fig.. V DD R D M V OUT V IN Fig. Configurazione a source comune Si tratta di un semplice circuito a source comune, del quale va calcolato il guadagno dopo aver operato una corretta polarizzazione. SPICE compie un analisi sul circuito: deve essere noto il valore di tutti gli elementi presenti nel circuito stesso. Le variabili da impostare prima di procedere con le simulazioni sono: Tensione di alimentazione V DD Dimensioni del transistor MOS M (W ed L) Resistenza R D Generatore di ingresso V IN Le dimensioni del transistor vanno regolate in base alla tecnologia utilizzata. Ad esempio se si impiega una tecnologia 0.35m non è possibile avere lunghezze di canale L (lo stesso vale per W) minori di tale valore. Inoltre valori di W superiori a 000m non sono consigliabili. Il generatore di ingresso può essere di tipo V AC, V DC o V SIN. Il valore della componente DC tra gate e source deve essere sempre specificato. Il lavoro prosegue poi nel seguente modo:. BIAS POINT: ci permette di verificare il punto di lavoro del transistor. Esso dipende dalla tensione di ingresso. 83

192 Esercitazioni SPICE 2. DC SWEEP: una volta accertato che il transistor funzioni correttamente, si fa variare la tensione continua di ingresso V DC in modo da poter analizzare la risposta del circuito. In questo caso si ha una risposta che presenta un tratto centrale ad elevata pendenza negativa (che rappresenta il guadagno a bassa frequenza) e due tratti laterali a pendenza pressochè nulla. Per poter funzionare come amplificatore il circuito deve essere polarizzato nella zona a massima pendenza. Pertanto, se necessario, si deve ritornare alla simulazione relativa al punto di lavoro per modificarlo opportunamente. 3. AC SWEEP: verifica della risposta in frequenza, in questo caso è necessario un generatore di tipo V AC. E buona norma collegare all uscita del circuito un condensatore di carico (con un valore compreso tra 2 e 5 pf), in modo da poter valutare le prestazioni in condizioni più vicine a quelle di reale utilizzo. La simulazione AC SWEEP permette di valutare il guadagno di piccolo segnale (il cui valore è in teoria uguale a quello determinato con la DC sweep), il GBW, il PM e quindi la stabilità del circuito. Leggendo i dati riportati nel file di output fornito ad ogni simulazione da SPICE, si può inoltre verificare la rispondenza dei risultati ottenuti con le previsioni teoriche. 4. TRANSIENT: il circuito può essere valutato anche nel dominio del tempo. Attraverso un generatore di tipo V SIN si impone un ingresso sinusoidale, regolandone ampiezza, offset (valore della componente continua) e frequenza. Si ricordi di fissare la frequenza in base alla banda passante calcolata nella simulazione in AC. In questo modo è possibile valutare la risposta reale del circuito ed è inoltre possibile calcolare la THD (distorsione armonica) che esso induce sul segnale. Seguendo la procedura riportata sopra, un circuito amplificatore viene caratterizzato in tempi estremamente rapidi. E inoltre facile apportare ai componenti (sia attivi che passivi) le opportune modifiche per soddisfare eventuali specifiche assegnate (ad esempio variare le dimensioni del MOS o cambiare R D ). In questa e nelle seguenti esercitazioni lo studente dovrà impostare ed effettuare le simulazioni, secondo il piano di lavoro appena presentato, in modo da valutare le prestazioni richieste. 84

193 ESERCITAZIONE 2 Esercitazioni di Microelettronica Analogica Dopo aver preso confidenza con il programma di simulazione SPICE, si può iniziare ad analizzare i circuiti svolti a lezione. L oggetto di questa esercitazione sono gli specchi di corrente, iniziando da quelli più semplici riportati in fig.2. V DD V DD R M M2 I rif I out I rif I out M M2 R Fig.2 Semplici specchi di corrente Le variabili da impostare prima di procedere con le simulazioni sono: Tensione di alimentazione V DD Dimensioni dei transistor M ed M2 (W ed L) Resistenza R L obiettivo è quello di ottenere una corrente di uscita I out uguale a quella di riferimento I rif. Provate a stabilire (e poi a variare) una corrente di uscita avente un valore nel range deia. Per poter valutare le due correnti, è necessario inserire un carico sul drain del transistor M2. Una resistenza (che possiamo chiamare R L ) andrà benissimo. Essendo lo specchio di corrente un dispositivo che rende disponibile una corrente continua, il suo funzionamento può essere verificato attraverso simulazioni BIAS POINT. Le prestazioni dello specchio devono essere valutare in diverse situazioni: 85

194 Esercitazioni SPICE R L =R R L >R (W/L) M =(W/L) M2 (W/L) M >(W/L) M2 (W/L) M <(W/L) M2 R L <R Al variare della V DD Dal momento che, come evidenziato dalle simulazioni, le prestazioni dello specchio semplice non sono sempre ottimali, alcune migliorate topologie sono state proposte. I risultati ottenuti con in circuiti di fig.2 possono essere confrontate con quelli relativi ai circuiti di fig.3,4,5,6. V DD R M2 M I rif M3 I out M3 I rif I out M M2 R Fig.3 Specchi di corrente Wilson V DD R M2 M I out I rif M4 M3 M3 M4 I rif I out M M2 R Fig.4 Specchi di corrente Wilson migliorati 86

195 Esercitazioni di Microelettronica Analogica V DD I rif R I out M2 M M4 M3 M3 M4 I rif M M2 I out R Fig.5 Specchi di corrente cascode V DD I rif R I out M2 M M4 M3 M3 M4 I rif M M2 I out R Fig.6 Specchi di corrente low-voltage cascode 87

196 Esercitazioni SPICE ESERCITAZIONE 3 Gli specchi di corrente visti nella precedente esercitazione servono, come già ricordato, ad ottenere le correnti di polarizzazione necessarie per il funzionamento dei più diversi circuiti microelettronici. Tra questi, uno dei più importanti è rappresentato dalla coppia differenziale. L obiettivo di questa terza esercitazione è quindi quello di verificare le prestazioni (guadagno, banda, offset, ecc.) di una coppia differenziale, utilizzando sia carichi passivi (resistenze) che attivi (specchi di corrente). I MOS di ingresso possono essere a canale n o a canale p. La scelta del tipo di MOS comporta una differente scelta delle tensioni di polarizzazione di ingresso. R R2 V DD V IN M M2 V IN2 C L V out I rif I B M4 M3 V SS Fig.7 Coppia differenziale a nmos con carico passivo M4 M3 V DD I B I rif V IN M M2 V IN2 C L V out R R2 V SS Fig.8 Coppia differenziale a pmos con carico passivo Le variabili da impostare prima di procedere con le simulazioni sono: 88

197 Esercitazioni di Microelettronica Analogica Tensione di alimentazione V DD Dimensioni dei transistor MOS M ed M2 (W ed L) Valore delle resistenze R ed R2 Valore del condensatore di carico C L Generatori di ingresso V IN e V IN2 Naturalmente i valori delle grandezze da impostare devono essere scelti con criterio. Ad esempio, il rapporto W/L relativo ai MOS M ed M2 non può essere troppo piccolo se si vuole ottenere un buon guadagno. Allo stesso modo, la corrente I B va regolata in funzione delle esigenze di guadagno, banda passante, ecc... Il lavoro prosegue poi nel modo indicato nella prima esercitazione.. BIAS POINT: verifica del punto di lavoro dei transistor. 2. DC SWEEP: una volta accertata la corretta polarizzazione della coppia differenziale si fa variare una tensione continua di ingresso, ad esempio V IN (V IN2 ) mantenendo l altro morsetto V IN2 (V IN ) a potenziale costante. La risposta che otteniamo è quella tipica di un circuito amplificatore, che presenta un tratto centrale ad elevata pendenza e due tratti laterali a pendenza pressochè nulla. Il passaggio da un livello di saturazione (in uscita) all altro presuppone che, per un certo valore del segnale di ingresso variabile V IN (V IN2 ), la tensione di uscita valga (V DD -V SS )/2. Tale valore, in caso di alimentazione duale, coincide con il potenziale di massa. In un circuito ideale si ha che Vout=(V DD -V SS )/2 quando V IN =V IN2. In realtà questa condizione viene soddisfatta per V IN =V IN2 V. Il valore di V non è altro che l offset in tensione del circuito amplificatore. Per poter funzionare come amplificatore il circuito deve essere polarizzato nella zona a massima pendenza. Pertanto, se necessario, si deve ritornare al punto di lavoro e modificarlo opportunamente. 3. AC SWEEP: verifica della risposta in frequenza, in questo caso è necessario un generatore di tipo V AC. La simulazione AC SWEEP permette di valutare il guadagno di piccolo segnale, il GBW e il PM. Leggendo i dati riportati nel file di output fornito ad ogni simulazione da SPICE, possiamo inoltre verificare la rispondenza dei risultati ottenuti con le previsioni 89

198 Esercitazioni SPICE teoriche. Sappiamo infatti che il guadagno di una coppia differenziale è legato al g m dei transistor della coppia stessa ed alla resistenza di uscita del circuito. 4. TRANSIENT: anche in questo caso le prestazioni ottenute con le precedenti simulazioni devono essere verificate con opportune simulazioni nel dominio del tempo. Lo studio effettuato sui circuiti di fig.7 e 8 può essere poi replicato per analizzare la risposta di una coppia differenziale con carico attivo (fig. 9 e 0) e confrontarla con quella precedente. E infine possibile analizzare le prestazioni di altri OTA sostituendo lo schema dell OTA semplice (coppia differenziale) con un OTA simmetrico o di Miller. M3 M4 V DD V IN M M2 V IN2 C L V out I rif I B M6 M5 V SS Fig.9 Coppia differenziale a nmos con carico attivo M4 M3 V DD I B I rif V IN M M2 V IN2 C L V out M4 M4 V SS Fig.0 Coppia differenziale a pmos con carico attivo 90

199 ESERCITAZIONE 4 Esercitazioni di Microelettronica Analogica Questa esercitazione mette insieme i risultati delle esercitazioni e 2 per progettare un source comune (o inverter) con carico attivo (fig.). Si consideri un source comune e si sostituisca al carico passivo (resistenza) uno specchio di corrente (vedi esercitazione n.2). Si ripetano quindi le simulazioni effettuate nel caso della prima esercitazione analizzando le differenze e i probabili miglioramenti, soprattutto nei valori del guadagno in tensione. V DD V DD MB M2 V IN M I bias I bias V IN M V OUT MB M2 V OUT (a) (b) Fig. Inverter con carico attivo Ripetere infine le stesse simulazioni per un source follower (fig.2). In questo caso il guadagno in tensione è non invertente e inferiore a uno. V DD V DD V IN M MB M2 I bias I bias MB M2 V OUT V IN M V OUT Fig.2 Source follower In questa esercitazione si faccia molta attenzione al valore di tensione di ingresso DC che viene inserito: esso deve consentire un funzionamento dell amplificatore in zona lineare. 9

200 Esercitazioni SPICE ESERCITAZIONE 5 Questa esercitazione riguarda il progetto di circuiti a bassa tensione di alimentazione. Nelle precedenti esercitazioni un tipico valore dell alimentazione è di 3 V. Si analizzino quindi i precedenti schemi circuitali dove la V DD va gradualmente dimunuita fino al valore di.5 o.2 V. Nel caso di alimentazione duale i precedenti valori sono ovviamente 0.75 e 0.6 V. Tali valori sono spesso usati per circuiti low-voltage. Per i circuiti in esame, oltre a calcolarne le tipiche prestazioni (tra cui la potenza dissipata), determinare la minima tensione di alimentazione che garantisca un corretto funzionamento del circuito stesso. 92

201 ESERCITAZIONE 6 Progettare i due seguenti schemi di CCII: Esercitazioni di Microelettronica Analogica Vdd I Bias M5 M7 M M3 Y X Z M2 M4 I Bias2 M6 M8 Fig.3 CCII di base Vss M7 M4 M3 V A M5 M2 M X Y Z - IBIAS M6 M8 Fig.4 CCII basato su coppia differenziale Determinare le caratteristiche DC in tensione e corrente e le impedenze parassite dei due schemi, secondo la seguente procedura. BIAS POINT: come sempre la prima verifica da fare è quella relativa al punto di lavoro del circuito da analizzare. Date le caratteristiche del CCII è chiaro che in DC la tensione presente al nodo X deve essere uguale a quella imposta al nodo Y. L eventuale differenza rappresenta l offset del CCII. Si deve agire sul dimensionamento dei componenti in modo da minimizzare tale offset. A questo punto devono essere valutate le prestazioni del CCII in esame. Innanzi tutto devono essere calcolati i coefficienti e, rispettivamente guadagno in tensione e guadagno in corrente. E 93

202 Esercitazioni SPICE chiaro che tali parametri possono essere valutati sia in DC che in AC. La cosa migliore è effettuare entrambe le verifiche. DC SWEEP: lasciando il terminale X floating, si colleghi un generatore DC al nodo Y e se ne vari il valore da V SS a V DD. Si valuti quindi la corrispondente tensione continua al nodo X. Dal confronto tra i due grafici ricaviamo tre informazioni:. Dinamica di segnale a vuoto 2. Eventuale offset 3. Parametro in DC Infatti se, all interno del range dinamico, la pendenza del grafico della tensione al nodo X non coincide perfettamente con quella del nodo Y, è chiaro che il valore di DC è diverso da. Collegando ai nodi X e Z due carichi resistivi è possibile valutare:. Dinamica in tensione con carico 2. Dinamica in corrente 3. Offset di corrente 4. Parametro in DC Per quanto riguarda questa seconda prova valgono considerazioni analoghe a quelle fatte in precedenza. AC SWEEP: le due prove effettuate in DC (a vuoto e con carico) devono essere effettuate anche nel dominio della frequenza. Con la prova a vuoto valutiamo:. Banda passante in tensione a vuoto 2. Parametro in AC Qualora la tensione sul nodo X risulti, per alcune frequenze, maggiore di quella al nodo Y (ovvero simile alla risposta con picco di un circuito risonante), il CCII deve essere compensato. Collegando due carichi ai nodi X e Z si determinino quindi: 94

203 Esercitazioni di Microelettronica Analogica. Banda passante in tensione con carico 2. Banda passante in corrente 3. Parametro in AC Se le simulazioni in DC non evidenziano differenze rilevanti si assumono, come parametri caratteristici del CCII in esame, quelli ottenuti con la prova in AC. Sempre nel dominio della frequenza vengono effettuate le simulazioni che permettono la valutazione delle impedenze parassite. Impedenza al nodo Y: il nodo Y è un nodo in tensione, che deve presentare una elevata impedenza di ingresso. La sua determinazione avviene lasciando floating i nodi X e Z e collegando un generatore AC al nodo Y stesso. Il rapporto V Y /I Y ci dà l impedenza parassita. Nel caso in cui il nodo Y sia collegato solo al gate di un MOS, tale impedenza sarà puramente capacitiva. Impedenza al nodo X: il nodo X è un nodo a bassa impedenza, che rappresenta una uscita in tensione ed un ingresso in corrente per il CCII. La valutazione dell impedenza parassita può essere fatta collegando il nodo Y ad un potenziale fisso (solitamente pari ad un valore al centro della dinamica) e ponendo in ingresso al nodo X un generatore I AC. Il rapporto V X /I X fornisce l impedenza parassita. A seconda dello stadio di uscita utilizzato essa può essere resistivacapacitiva o resistiva-induttiva-capacitiva. Impedenza al nodo Z: l impedenza parassita al nodo Z viene valutata con un procedimento analogo a quello visto per la Z X. Il nodo Y viene infatti collegato allo stesso potenziale costante, al nodo Z viene applicato un generatore di corrente I AC, mentre il nodo X viene lasciato floating. Il rapporto V Z /I Z fornisce l impedenza parassita richiesta. Solitamente essa è di tipo resistivo-capacitivo. 95

204 Esercitazioni SPICE ESERCITAZIONE 7 Utilizzare il CCII di fig.4 per realizzare alcuni circuiti analogici di base: amplificatori di tensione e corrente, derivatori, integratori. Nel corso di queste verifiche porre particolare attenzione all effetto delle impedenze parassite sui risultati ottenuti. 96

205 ESERCITAZIONE 8 Esercitazioni di Microelettronica Analogica Nei due schemi seguenti di circuiti a polarizzazione adattativa, applicare una tensione a uno dei due morsetti di ingresso e fissare sull altro una tensione costante di riferimento (attenzione: il valore di questa tensione di riferimento non necessariamente è a metà dell alimentazione; eventualmente variarlo fino al raggiungimento di simulazioni ottimali). Collegare R LOAD all alimentazione e verificare, tramite DC sweep, che al variare dell ingresso la corrente di uscita varia secondo la polarizzazione adattativa. Analizzare le differenze nei due schemi variando il W/L dei MOS di ingresso; nel secondo, variare la corrente minima I DC. Infine sostituire R LOAD con un OTA a piacere e verificare l effetto della polarizzazione adattativa sulle caratteristiche di quest ultimo. V DD V M M2 V 2 M3 M4 I OUT R LOAD M5 M6 Fig.5 Schema di base di polarizzazione adattativa V SS V DD V M M2 V 2 M3 M8 M7 M4 R LOAD I OUT I DC I DC M5 M6 Fig.6 Schema migliorato di polarizzazione adattativa V SS 97

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207 Bibliografia [] F. Maloberti, Analog design for CMOS VLSI systems, Kluwer Academic Publisher, 200. [2] A. S. Sedra, K. C. Smith, Circuiti per la microelettronica, Edizioni Ingegneria 2000, 994. [3] N. H. E. Weste, K. Eshraghian, Principles of CMOS VLSI design, Addison Wesley Publishing Company, 993. [4] A. D Amico, B. De Santis, M. Faccio, G. Ferri, R. A. Lawes, G. Vento, I processi litografici nelle tecnologie microelettroniche, Fisica e Tecnologia, vol. 3, nr. 4, Ottobre 99, pp [5] K. Laker, W. Sansen, Design of analog integrated circuits and systems, Mc Graw - Hill, 994. [6] G. Ferri, N. Guerrini, Low voltage low power CMOS current conveyors, Kluwer Academic Publisher, [7] R. Hogerworst, Design of low voltage low power CMOS operational amplifier cells, Delft University Press, 996.

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209 AREE SCIENTIFICO DISCIPLINARI Area 0 Scienze matematiche e informatiche Area 02 Scienze fisiche Area 03 Scienze chimiche Area 04 Scienze della terra Area 05 Scienze biologiche Area 06 Scienze mediche Area 07 Scienze agrarie e veterinarie Area 08 Ingegneria civile e Architettura Area 09 Ingegneria industriale e dell informazione Area 0 Scienze dell antichità, filologico letterarie e storico artistiche Area Scienze storiche, filosofiche, pedagogiche e psicologiche Area 2 Scienze giuridiche Area 3 Scienze economiche e statistiche Area 4 Scienze politiche e sociali Le pubblicazioni di Aracne editrice sono su

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212 Finito di stampare nel mese di settembre del 202 dalla «ERMES. Servizi Editoriali Integrati S.r.l.» Ariccia (RM) via Quarto Negroni, 5 per conto della «Aracne editrice S.r.l.» di Roma