Terza esercitazione - Circuito che emula una catena di acquisizione del segnale Progettare un sistema che acquisisce un segnale analogico 10Hz 10Vpp e lo converte in un segnale digitale codificato su due bit utilizzando un sistema di conversione con frequenza di campionamento fs = 10KHz e range di ingresso della tensione da 0 a 5V. Sensore (10Hz; -5 +5V) adattamento conversione (10kHz; 0 +5V) codifica a 2 bit Materiale a disposizione: µa741: amplificatore operazionale (singolo) LM339: comparatore (quadruplo) 74HC00: porta logica NAND due ingressi (quadruplo) Componenti passivi vari Alimentazione CC ±15V e ±5V Parte 1 Si ipotizzi di avere un segnale sinusoidale con frequenza 10Hz e ampiezza 10Vpp (che varia da -5V a +5V); progettare il sistema di adattamento della tensione (da -5V +5V a 0 +5V) mediante un sommatore invertente basato sull amplificatore operazionale µa741. Assicurare un margine di sicurezza di 0,5V tra le tensioni massime e minime di e, se possibile, mantenere inalterata la fase del segnale di ingresso. Parte 2 Ipotizzando che frequenza di campionamento di sia fs = 10kHz, si aggiunga un opportuno condensatore al circuito realizzato nel punto precedente in modo da rispettare il teorema di Shannon (tagliare le frequenze > fs/2). Parte3 Emulare un sistema di conversione che discrimina quando il segnale è incluso all interno di quattro fasce di valori, ossia: 0 < < 1,25V; 1,25V < < 2,5 V; 2,5V < < 3,75V; 3,75V < < 5V. Fornire il risultato con segnali digitali 0 +5V. Parte 4 Progettare un circuito logico combinatorio che, dati in ingresso i segnali di uscita, C2 e C3 dei tre comparatori, fornisce due uscite digitali D1, D0 che rappresentano la codifica binaria della fascia di valori in cui si trova in quel momento il segnale. Realizzare il circuito mediante sole porte logiche NAND.
Terza esercitazione - Circuito che emula una catena di acquisizione del segnale, soluzione Progettare un sistema che acquisisce un segnale analogico 10Hz 10Vpp e lo converte in un segnale digitale codificato su due bit utilizzando un sistema di conversione con frequenza di campionamento fs = 10KHz e range di ingresso della tensione da 0 a 5V. Sensore (10Hz; -5 +5V) adattamento conversione (10kHz; 0 +5V) codifica a 2 bit Materiale a disposizione: µa741: amplificatore operazionale (singolo) LM339: comparatore (quadruplo) 74HC00: porta logica NAND due ingressi (quadruplo) Componenti passivi vari Alimentazione CC ±15V e ±5V Parte 1 Si ipotizzi di avere un segnale sinusoidale con frequenza 10Hz e ampiezza 10Vpp (che varia da -5V a +5V); progettare il sistema di adattamento della tensione (da -5V +5V a 0 +5V) mediante un sommatore invertente basato sull amplificatore operazionale µa741. Assicurare un margine di sicurezza di 0,5V tra le tensioni massime e minime di e, se possibile, mantenere inalterata la fase del segnale di ingresso. Soluzione Parte 1 = -V1 R3/R1 V2 R3/R2 Per progettare la relazione lineare ( = A*V1 + B*V2) da un segnale con range -5V +5V ad un segnale con range 0,5V 4,5V si pensi di mappare gli estremi nei nuovi estremi. L amplificatore è invertente quindi è conveniente mappare -5V in 4,5V e +5V in 0,5V utilizzando V2 = -5V, ossia 4,5 = -5*A + (-5*B) 0,5 = 5*A + (-5*B)
per cui risolvendo si ottiene B = -0,5 e A = -0,4. Per cui = -(0,4*V1 + 0,5*(-5V)) quindi R3/R1 = 0,4 e R3/R2 = 0,5. Scegliendo R3 = 10kΩ, si ottiene R1 = 25kΩ (es. 10kΩ+15kΩ) e R2 = 20kΩ (es. 10kΩ+10kΩ). Il circuito così progettato inverte però la fase del segnale di ingresso. Per mantenere la fase, si può inserire in cascata al sommatore invertente un amplificatore con guadagno -1, realizzato con un operazionale in configurazione invertente, con le due resistenze di ugual valore (es. 10kΩ). Il nuovo valore dell uscita sarà quindi = V1 R3/R1 + V2 R3/R2 I valori resistivi calcolati in precedenza sono ancora validi, ma V2 dovrà essere impostato a V2 = +5V. Parte 2 Ipotizzando che frequenza di campionamento di sia fs = 10kHz, si aggiunga un opportuno condensatore al circuito realizzato nel punto precedente in modo da rispettare il teorema di Shannon (tagliare le frequenze > fs/2) Soluzione Parte 2 Il condensatore dovrà essere posto in parallelo a R3 o alla resistenza di retroazione dello stadio con guadagno -1, se implementato. Ipotizzando di optare per il parallelo con R3, per la scelta del valore si consideri la funzione di trasferimento applicata all impedenza Z3 = R3/(1+jwCR3). = -Z3((V1/R1) - (V2/R2)), quindi la sinusoide risulta attenuata in funzione del valore del modulo di Z3 che: è pari a R3 alle basse frequenze, ossia ai tempi lunghi (nessuna attenuazione alla basse frequenze); è circa pari all impedenza del condensatore alle alte frequenze, ossia ai tempi brevi (grande attenuazione alle alte frequenze). Dato che si vogliono mantenere le frequenze del segnale (inferiori a 10Hz) e tagliare sopra i 5kHz (31,4krad/s), si sceglie come frequenza di taglio 1kHz, quindi w=6,28khz e quindi C*R3=159µ circa pari a 100µs e, dato che R3 = 10kΩ, si sceglie C = 10nF. Parte3 Emulare un sistema di conversione che discrimina quando il segnale è incluso all interno di quattro fasce di valori, ossia: 0 < < 1,25V; 1,25V < < 2,5 V; 2,5V < < 3,75V; 3,75V < < 5V. Fornire il risultato con segnali digitali 0 +5V. Soluzione Parte3 Per discriminare se si trova all interno di una fascia di valori, si può usare un set di comparatori che confrontano con le tre soglie 1,25V, 2,5V e 3,75V. Le tre soglie possono essere facilmente ottenute con tre partitori di tensione partendo dall alimentazione a 5V. Si potrebbero utilizzare gli operazionali µa741 come comparatori. Il segnale entra nell ingresso V+ e all ingresso V- si mette la tensione di soglia: in questo modo l uscita del comparatore sarà un segnale digitale pari a -15V se è minore della soglia e pari a +15V se è maggiore della soglia. Il circuito va replicato per ognuna delle soglie (1,25V, 2,5V, 3,75V). Per adattare l uscita del comparatore, tra +15V e - 15V, al range tra 0 e 5V richiesto, è possibile utilizzare un circuito diodo (che taglia le tensioni negative) e partitore (che divide per 3).
Vsoglia1 V+ V- +Vcc +15V Vcomp1 Vo -Vee -15V Ra = 20kΩ Rb = 10kΩ GND In alternativa è possibile utilizzare il comparatore LM339; oltre al vantaggio di utilizzare un unico circuito integrato anziché tre (il componente contiene quattro comparatori), il comparatore LM339 può già fornire un uscita 0 +5V grazie allo stadio di uscita open collector. In pratica, quando V+ < V- l uscita del comparatore va a 0V, mentre quando V+ > V- il comparatore è come scollegato dal resto del circuito e così è possibile impostare il valore dell uscita a piacimento, utilizzando una resistenza (detta di pull-up). +5V Vsoglia1 V+ V- +Vcc +5V Vo -Vee GND Rpu = 10kΩ Parte 4 Progettare un circuito logico combinatorio che, dati in ingresso i segnali di uscita, C2 e C3 dei tre comparatori, fornisce due uscite digitali D1, D0 che rappresentano la codifica binaria della fascia di valori in cui si trova in quel momento il segnale. Realizzare il circuito mediante sole porte logiche NAND. Soluzione Parte 4 Il problema richiede che si costruisca la base di un convertitore analogico digitale a due bit (D1, D0). La tabella seguente indica la funzione logica che deve essere implementata (alcune righe sono impossibili perché, ad esempio, non può succedere che < 1,25V e contemporaneamente > 2,5V, come indicato in terza riga). In queste situazioni, possiamo impostare i valori dell uscita a 0 o a 1 a seconda della convenienza, in modo da avere equazioni più semplici. C3 C2 D1 D0 0 0 0 0 0 < 1,25V 0 0 1 0 1 1,25V < < 2,5V 0 1 0 X X Impossibile 0 1 1 1 0 2,5V < < 3,75V 1 0 0 X X impossibile 1 0 1 X X impossibile 1 1 0 X X impossibile 1 1 1 1 1 > 3,75
In particolare, se si suppone che D1 = 1 nella terza e settima riga, mentre D1 = 0 nella quinta e sesta riga, si ricava facilmente D1 = C2. Per D0 conviene avere D0 = 1 nella quinta, sesta e settima riga, mentre D0 = 0 nella terza riga. Si ottiene D0 = C3&!C2&! + C3&!C2& + C3&C2&! + C3&C2& +!C3&!C2& = C3 +!C3&!C2& = = C3 +!C2& che corrisponde a quando il segnale è >3,75V oppure quando è maggiore di 1,25V ma minore di 2,5V compreso tra 1,25V e 2,5V-. Dovendo realizzare il circuito con sole porte logiche NAND, bisogna elaborare l equazione di D0 = C3 +!C2& per trasformare le operazioni OR e AND nelle loro equivalenti NAND (l operatore NOT è implementato facilmente con una porta logica NAND con gli ingressi collegati fra loro). In particolare, si sfruttano le seguenti relazioni: X+Y =!(!X&!Y) = NAND(!X,!Y) X&Y =!(!(X&Y)=!NAND(X,Y) Si ricava quindi: D0 = NAND(!C3,!(!C2&)) = NAND(!C3,!(!NAND(!C2&))) = NAND(!C3, NAND(!C2&)) Il cui schema circuitale è mostrato di seguito. Si poteva giungere alla stessa soluzione negando due volte l espressione originale di D0 = C3 +!C2& e applicando De Morgan. C3 C2 D0