Architetture dei Calcolatori (Lettere. Organizzazione di un Calcolatore. Processore. Il Processore. Livello 1: Macchina Firmware Microarchitettura

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1 Architettra a Livelli: Livelli e Architettre dei Calcolatori (Lettere A-I) Il Processore Prof. Francesco Lo Presti Livello : Livello del Lingaggio acchina (ISA) acchina nda come appare al programmatore di sistema. Le istrzioni del so lingaggio sono interpretate ed esegite dai microprogrammi del processore odli: Programmi L: Lingaggio macchina R: Registri, spazio di memoria Livello : acchina Firmware icroarchitettra Interpreta ed esege le istrzioni del lingaggio macchina direttamente realizzato con i componenti della macchina hardware odli - nita di laborazione: : CP, emoria, nita di I/O L: Lingaggio di icroprogrammazione R: Reti combinatorie e seqenziali CP Organizzazione di n Calcolatore Processore - Central Processing nit (CP) Processore nità di controllo nità di elaborazione dati Bs dati indirizzi controllo emoria ispositivi di I/O Interfaccia di I/O ispositivi di I/O Interfaccia di I/O CP Provvede all eseczione delle istrzioni macchina Ciclo di seczione. Prelievo Istrzione dalla emoria. ecodifica Istrzione. seczione Istrzione Processore e e composto da de sottosistemi:. nità di Controllo (Control) Parte di Controllo Controlla il seqenziamento e l eseczione l delle istrzioni generando i segnali di controllo. nita di laborazione ati (path) Parte Operativa sege le istrzioni AL sege operazioni logico aritmetiche si dati Banco di Registri (Register( File) emoria interna CP Program Conter () Indirizzo Prossima Istrzione Register (IR) Codice Istrzione da esegire CP

2 Processore - Central Processing nit (CP) Passi di Progetto Implementazione set ridotto del IPS Istrzioni di accesso alla memoria: lw e sw Istrzioni logico-aritmetiche: add,, sb, and, or e slt Istrzioni di branch: beq Istrzioni di jmp: : j Lnghezza formato: bit; i tre formati delle istrzioni: ipo R ipo I ipo J op rs rt rd shamt fnct bits bits bits bits op target bits bits I campi op: : operazione dell istrzione rs, rt, rd: : registri sorgente (de) e destinazione shamt: shift amont fnct: : seleziona la variante dell operazione nel campo op /immediate /immediate:: offset dell indirizzo o valore immediato target : : indirizzo dell istrzione di jmp op rs rt immediate bits bits bits bits bits bits CP. Analizzare il set di Istrzioni: Reqisiti del apapath Analizzare la semantica di ogni istrzione spressa intermini di trasferimenti e operazioni tra registri Il path deve incldere il banco dei registri ( file) Sono necessari altri registri,, non visibili a livello ISA, e.g., Il path deve fornire i cammini per permettere ttti i trasferimenti tra registri necessari,, e gli accessi in memoria Inclderemo la memoria nel progetto (per semplicita ). Selezionare i Componenti del path. Assemblare il path secondo i reqisiti aggingendo i segnali di controllo. Analizzare l implementazione di ogni istrzione per determinare qali segnali di controllo devo essere affermato o meno per permetterne l eseczione. Realizzare la Parte di Controllo (Control)) in accordo a qanto stabilito al pnto CP Semantica Istrzioni e RL Implementazione del set ridotto RL (Register-ransfer Langage): Lingaggio per esprimere i trasferimenti tra registri (e memoria), Permette di definire la semantica di ogni istrzione [] contento della memoria indirizzo R[y] contento registro y s: add rd, rs, rt R[rd]= ]=R[rs]+R[rt],], =+; s:load rt, offset(rs) R[rt]= ]=[R[rs]+sign_et(offset)], =+; s: beq rs, rt,, If(R[rs]== ]==R[rt]) then =++sign_et()<<; else =+; tte richiedono come passo preliminare il prelievo dell istrzione dalle memoria (fetch) Istrzione=[] CP 7 I primi de passi da implementare sono comni a ttte le istrzioni,indipendentemente dalla classe di istrzione: Inviare l scita l del Program Conter ()) alla memoria che contiene il programma e caricare l istrzione l (Fetch( Fetch) ) ed aggiornare ecodifica dell Istrzione (ecode( ecode) (e lettra registri) La fase di eseczione (ecte( ecte) ) dipende dall istrzione Sono comnqe raggrppabili per classi di istrzioni opo aver letto i registri, ttte le istrzioni sano l AL (eccetto j) Le istrzioni di accesso alla memoria per calcolare l indirizzol Le istrzioni logico-aritmetiche per effettare l operazionel L istrzione beq per verificare l gaglianza l fra registri CP 8

3 Implementazione del set ridotto () Poi il comportamento delle istrzioni si differenzia Istrzioni di accesso alla memoria evono accedere alla memoria per leggere/scrivere il dato Istrzioni logico-aritmetiche evono accedere ad n registro per scrivere il risltato Istrzioni di branch e jmp evono modificare il Program Conter Vantaggio della semplicità nella progettazione Pochi formati di istrzione facilitano l implementazione l dell nit nità di elaborazione I cinqe passi delle istrzioni I cinqe passi delle istrzioni da effettare. Fetch (caricamento) dell istrzione dalla memoria. ecode dell istrzione e fetch dei registri. ecte so della AL (eseczione dell operazione o calcolo dell indirizzo). emory Access Accesso ad n operando in memoria. -back Scrittra del risltato in n registro CP 9 CP na visione astratta Progettazione dell nit nità di elaborazioni dati e prestazioni Register # ress Register # AL Register # : write-back ress : fetch : decode e fetch : eecte : mem. Le prestazioni di n calcolatore sono determinate da: mero di istrzioni CPI Cont (IC) rata del ciclo di clock ( CLOCK ) Cicli di clock per istrzione Clock cycle Per (CPI) IC La progettazione del processore (nità di elaborazione e nità di controllo) determina rata del ciclo di clock Cicli di clock per istrzione (CPI) CLOCK CP CP

4 Implementazione del Processore: Approcci Singolo Ciclo seczione di ogni istrzione richiede ciclo di clock Il ciclo di clock deve essere abbastanza lngo da permettere il completamento dell istrzione pi lenta Svantaggio: velocita limitata dall istrzione pi lenta spportata, alcne risorse devono essere replicate lti-ciclo Sddividere l eseczione in pi passi segire n passo per ciclo Vantaggio: ogni istrzione richiede il solo nmero di cicli (tempo) richiesto clock (Singolo Ciclo)> clock (ltiplo Ciclo) Pipelined Sddividere l eseczione in pi passi segire n passo per ciclo Processare pi istrzioni in parallelo laborazione in contemporanea di step diversi di istrzioni consective (linea( di assemblaggio) CP Implementazione Singolo Ciclo Prima implementazione impiega in singolo ciclo di clock per ogni istrzione Ogni istrzione inizia sl fronte attivo di n ciclo di clock e termina sl fronte attivo del ciclo di clock sccessivo Approccio non pratico e inefficiente rispetto ad na implementazione mlticiclo Ogni istrzione richiede esattamente tanto tempo qanto il tempo di eseczone dell istrzione pi lenta ell implementazioni mlticiclo qesto problema si evita permettendo alle istrzioni pi veloci di essere esegite in n nmero inferiore di cicli ttavia e semplice e tile da n pnto di vista didattico ota: Implementeremo il jmp solo alla fine della trattazione CP I Blocchi della Progettazione path: : Fetch Istrzione e aggiornamento. Fase di Fetch Accedere all istrzioni in memoria ed aggiornare. ecode, Accesso ai registri ed eseczione istrzioni formato R Istrzioni logico-aritmetiche. ecode, Accesso ai registri ed operazioni di accesso alla memoria Istrzioni load/store. ecode, Accesso ai registri per i branch Istrzione beq = [] = + a. b. Program conter Sm c. er CP CP

5 path: : Fetch Istrzione e aggiornamento path: Istrzioni formato R add rd, rs, rt = [] = + R[rd] =R[rs] + R[rt]; R emory Register nmbers AL a. b. AL AL control AL reslt AL operation AL AL reslt CP 7 CP 8 path: Istrzioni formato R path: Istrzioni Load/Store lw rt, offset(rs) op rs rt rd shamt fnct R R W AL add rd, rs, rt R[rd] =R[rs] + R[rt]; Register nmbers AL ress a. b. AL em Sign etend AL control AL reslt R[rt] =[R[rs] + sign_et(offset)]; Sign etend AL operation AL AL reslt ress em em em a. nit b. Sign-etension nit CP 9 CP

6 path: Istrzione Load path: Istrzione Store op rs rt offset/immediate R R W AL lw rt, offset(rs) R[rt] =[R[rs] + sign_et(offset)]; em R emory em CP op rs rt offset/immediate R R W AL sw rt, offset(rs) [R[rs] + sign_etend(offset)]=r[rt] em R emory em CP path: Istrzione di Salto path: Istrzione di Salto beq beq rs, rt, offset if (R[rs] == R[rt]) then = + + sign_et(offset)<< + from instrction path Sign etend Shift left Sm AL operation AL Branch target o branch control logic CP op rs rt offset/immediate R R W AL + from instrction path << beq rs, rt, offset if (R[rs] == R[rt]) then = + + sign_et(offset)<< CP

7 Composizione dei blocchi path: Istrzioni formato R niamo il blocco relativo alle istrzioni di accesso alla memoria con qello per le istrzioni di tipo R R R W AL add rd,rs,rt ALSrc em R emory em emtoreg ltipleer per scegliere se il secondo operando è n indirizzo (tipo I) oppre il dato in n registro (tipo R) ltipleer per scegliere se ai registri va il dato dalla memoria (tipo I) oppre il risltato dell operazione (tipo R) CP CP path: Istrzione Load path: Istrzione Store R R W AL lw rt,offset(rs) R R W AL sw rt,offset(rs) ALSrc em R emory em emtoreg ALSrc em R emory em emtoreg CP 7 CP 8

8 Composizione dei blocchi Aggingere il blocco che esege il fetch Composizione dei blocchi Aggingiamo il blocco per il beq ltipleer per scegliere indirizzo della prossima istrzione Src emoria Istrzioni e dati Separate per Poter leggere e scrivere nello stesso ciclo AL e er Separati perche entrambi devono Poter essere sati nello stesso ciclo Sign etend ALSrc AL operation AL AL reslt ress em em emtoreg CP 9 Sign etend Shift left ALSrc AL reslt AL operation AL AL reslt ress em er addizionale em emtoreg CP path: add path: lw R emory add rd, rs, rt R R W << AL ALSrc Src em R emory em emtoreg R emory lw rt,offset(rs) R R W << AL ALSrc Src em R emory em emtoreg CP CP

9 path: sw path: beq R emory sw rt,offset(rs) R R W << AL ALSrc Src em R emory em emtoreg R emory beq r,r,offset R R W << AL ALSrc Src em R emory em emtoreg CP CP Controllo Sddivisione in ain Control e AL Control L nita di Controllo deve generare: I segnali di controllo dell AL I segnali di controllo dei vari mltipleer Opcode I segnali di abilitazione alla scrittra/lettra dei diversi elementi di memoria Basandosi s I segnali in ingresso all nita nita di Controllo Fnct I bit del campo opcode (e fnct nel caso del formato R) dell istrzione Istrzione di tipo R Istrzione di load o store Istrzione beq Controllo rs rt rd shamt fnct bit bit bit bit bit bit o rs rt bit bit bit bit rs rt bit bit bit bit / emorie Controllo Controllo AL CP Per semplificare la progettazione/circito Bit di fnct (formato R) servono solo per il controllo dell AL Specificano l operazione da esegire: add,sb,and,or, o slt ALOp serve per specificare il tipo di istrzione lw/sw beq o formato R) Opcode / Opcode emorie Controllo Controllo Fnct Controllo AL Opcode ed ALOp load/store ALOp= beq ALOp= Formato R ALOp= / emorie Controllo Controllo ALOp AL Controllo AL Fnct Control CP

10 Controllo dell AL Controllo dell AL () Istrzioni ed Operazioni Richieste Load/store ALOp= somma beq ALOp= sottrazione Formato R ALOp= spec. dal campo fnct Linee di controllo Ainvert ( bit), Bnegate ( bit) e ( bit) dell AL = and ALOp = or = add AL Controllo AL=AL operation = sb = slt = nor Fnct Control Poiche manca nor nel set ristetto ignoriamo Ainvert Il controllo dell AL richiede solo gli ltimi bit CP 7 AlOp Fnct Field esired AL control opcode operation AL action LW load word add SW store word add Branch eq branch eq sb R-type add add R-type sb sb R-type A and R-type OR or R-type set on less set on less abella di Verita dell AL Control ALOp Inpt Fnct field Otpt AL ALOp ALOp F F F F F F Control ALOp * AL Controllo AL Fnct Control CP 8 Controllo dell AL AL: Implementazione Progettazione dell nita nita di Controllo abella di Verita dell AL Control Inpt Otpt ALOp Fnct field AL ALOp ALOp F F F F F F Control * F ( ) F F F F ALOp AL control block ALOp ALOp CP 9 R-type Load/store or branch opcode rs rt rd shamt fnct opcode rs rt addres s- Osservazioni sl formato Istrzioni IPS Il codice operativo (campo opcode) ) e e sempre nei bit - I de registri da leggere sono sempre rs (bit -) ) e rt (bit -) Il registro base per load e store e e sempre il registro rs (bit -) ) L offset a -bit per beq,load e store e e sempre nei bit - Il registro di destinazione e bit - (rt( rt) ) per load bits - (rd) per le istrzioni R Occorre n lteriore mltipleer per indicare qale campo dell istrzione indica il registro destinazione CP

11 path e Controllo I I segnali di controllo ad bit Segnale ffetto qando vale ffetto qando vale [ ] Registro da scrivere viene da rt o da rd [ ] [ ] [ ] Regst [ ] Sign etend [ ] Shift left ALSrc AL control ALOp AL reslt AL AL reslt Src em ress em emtoreg Regst ALSrc Src em em emtoreg Registro destinazione = rt essno Il secondo operando di AL viene da Scrittra di con + essno essno Il valore in (registri) viene dalla AL Registro destinazione = rd el registro indicato sll ingresso viene scritto il valore Il secondo operando di AL viene dall estensione di segno Scrittra di con l otpt l del sommatore per il branch Lettra della locazione di memoria indicata da ress Scrittra della locazione di memoria indicata da ress Il valore in (registri) viene dalla memoria dati CP CP path e Controllo II AL reslt Src non dipende dal solo opcode Src= se l istrzione e beq e = Regst Branch Shift left Src em [ ] Control emtoreg ALOp [ ] [ ] [ ] [ ] [ ] Control Regst Branch em emtoreg ALOp em ALSrc Shift left AL reslt AL AL reslt ress Src [ ] path con Controllo II [ ] [ ] [ ] [ ] em ALSrc [ ] Sign etend AL control AL AL reslt Opcode Istrzione e Segnali di Controllo ress [ ] [ ] Sign etend AL control CP emto- Reg em em Regst ALSrc Reg Branch ALOp ALp R-format lw sw beq CP

12 Segnali di Controllo: Istrzioni Formato R Segnali di Controllo: Istrzione lw R emory immediate/ offset I[:] Control signals shown in ble I rs I[:] rt I[:] R R W rd I[:]??? Regst ALSrc << AL Src Vale depends on fnct em R emory em emtoreg R emory immediate/ offset I[:] Control signals shown in ble I rs I[:] rt I[:] R R W rd I[:] Regst ALSrc << AL Src em R emory em emtoreg CP CP Segnali di Controllo: Istrzione sw Segnali di Controllo: Istrzione beq R emory immediate/ offset I[:] Control signals shown in ble I rs I[:] rt I[:] R R W rd I[:] Regst ALSrc << AL Src em R emory em emtoreg R emory immediate/ offset I[:] Control signals shown in ble I rs I[:] rt I[:] R R W rd I[:] Regst ALSrc << AL Src if = em R emory em emtoreg CP 7 CP 8

13 Implementazione dell nita nita di Controllo Principale Controllo a Singolo Ciclo Inpts = =Opcode Otpts abella di verita dell nita nita di Controllo Segnale form. lw sw beq R Op Op Op Op Op Op Regst ALSrc emtoreg em em Branch ALOp ALOP Rete Combinatoria realizzabile tramite PLA Inpts Op Op Op Op Op Op R-format Iw sw beq Otpts Regst ALSrc emtoreg em em Branch ALOp ALOpO Inpts Controllo a singolo ciclo efinito da na coppia di tabelle di verita Op Op Op Op Op Op Controllo Principale e Controllo AL Rete Combinatoria R-format Iw sw beq Otpts Regst ALSrc emtoreg em em Branch ALOp F ( ) F F F F ALOp AL control block ALOp ALOp Src CP 9 ALOpO CP Controllo a Singolo Ciclo iagramma a blocchi della CP (path( e Control) e emoria Il Controllo della CP a singolo ciclo e na rete combinatoria Il path e na rete seqenziale L otpt dipende dagli ingressi e dai valori dagli elementi di memoria (Registri e ) Il ciclo di clock deve drare abbastanza da stabilizzare le scite di ttte le reti combinatorie prima del fronte di discesa del clock Clock in A con i segnali di controllo di scrittra I Valori in ingresso vengono scritti solo se i segnali sono affermati Ciclo di Clock determinato slla base del percorso pi lngo em. Istr. em. ati r r Istrzione rs,rt,rd,imm <:> <:> Opcode Fnct COROLLO =f(alop,fnct) Rsr=Branch Regst ALSrc emtoreg emwr emrd AL AAPAH RegWr Register file CP CP

14 path e Controllo III: Istrzione j path e Controllo III: Istrzione j Jmp opcode - - Calcolo dell indirizzo di salto lteriore mltipleer con Segnale di controllo jmp [ ] [ ] Shift Jmp [ ] left 8 + [ 8] [ ] [ ] [ ] [ ] [ ] Control Regst Jmp Branch em emtoreg ALOp em ALSrc Sign etend Shift left AL control AL AL reslt AL reslt ress R emory jmpaddr I[:] op I[: Control nit op I[:] fnct I[:] I 8 << ALOp R R W AL Control COCA +[-8] Regst ALSrc << AL Src Jmp Branch em R emory em emtoreg [ ] CP CP Ciclo di Clock dell Implementazione a singolo ciclo L implementazione singolo ciclo e inefficiente na istrzione per ciclo,, CPI=, ma Il tempo di ciclo e determinato dall istrzione pi lnga Qale? CP Ciclo di Clock dell Implementazione a singolo ciclo Calcolo del tempo di ciclo assmendo ritardi nlli per mltipleer, nita di controllo, estensione del segno, accesso, shift left, linee) eccetto : emoria Istrzione e ati (ns) AL ed addizionatori (ns) Accesso al banco dei registri (ns) Instr. R-type load store beq jmp em I Reg Rd AL Op em Reg Wr otal 8 7 CP

15 Problemi con l Implementazione a Singolo Ciclo Problemi con l Implementazione a Singolo Ciclo Il tempo di ciclo e determinato dall istrzione pi lenta el nostro caso e load, ma cosa sccederebbe se considerassimo anche istrzioni floating point? Perdita di tempo moltre istrzioni possono essere esegite in n tempo minore Le risorse che devono essere sate pi di na volta nello stesso ciclo devono essere dplicate Spreco di hardware/chip area Possibili solzioni. sare n periodo di clock variabile per ogni tipo di istrzione Solzione non pratica. Approccio lticiclo sare n tempo di ciclo pi piccolo a permettere l eseczione di istrzioni diverse sia completata in pi cicli ividendo l eseczione in passi segendo n singolo passo per ciclo CP 7 CP 8