L unità di controllo di CPU multi-ciclo

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1 L unità di controllo di CPU multi-ciclo Prof. Alberto Borghese Dipartimento di Scienze dell Informazione Università degli Studi di Milano A.A /2 Sommario I segnali di controllo della CPU multi-ciclo Sintesi dell Unità di Controllo come Macchina a Stati Finiti A.A /2

2 CPU multi-ciclo A.A /2 Ciclo di esecuzione di un istruzione Prelievo istruzione (fase di fetch) Decodifica Esecuzione Memoria WriteBack Le istruzioni richiederanno da 3 a 5 cicli di clock A.A /2

3 Principio della suddivisione in passi Tutte le operazioni elementari che hanno bisogno di unità funzionali diverse possono essere eseguite in parallelo. Tutte le operazioni elementari che hanno bisogno della stessa unità funzionale devono essere eseguite in serie (in passi di esecuzione successivi). A.A /2 Riassunto dell esecuzione Nome del passo Azioni per Istruzioni di Tipo R Azioni per istruzioni di accesso alla memoria Azioni per salti condizionati Azioni per salti non condizionati Fetch IR = Memory[PC] PC = PC + 4 decodifica & Prelievo dati dai registri A = Reg[IR[25-2]] B = Reg[IR[2-6]] ALUOut = PC+4 + (sign_extend(ir[5-] << 2 ) Esecuzione ALUOut = A oper B ALUOut = A + sign_extend(ir[5-]) If (A == B) then PC = ALUOut PC = PC[3-28] (IR[25-]<<2) Memoria o WriteBack Load: MDR = Memory[ALUOut] Store: Memory[ALUOut] = B WriteBack Reg([IR[5- ]] = ALUOut Load: Reg[IR[2-6]] = MDR Le istruzioni richiedono da 3 a 5 cicli di clock A.A /2

4 Nome del segnale ALUSrcA ( bit) ALUSrcB (2 bit) Cond A.A Valore Segnali di controllo Il primo operando è il valore attuale del PC Il secondo operando proviene dalla seconda porta di lettura del RF L indirizzo della memoria proviene dalla ALU (ALUOut) In PC viene scritta l uscita della ALU (PC+4) In PC viene scritta il contenuto di ALUOut (indirizzo di una branch) In PC viene scrittto l indirizzo di destinazione della jump Viene scritto il registro PC. L indirizzo scritto in PC è controllato da 7/2 Effetto Il primo operando proviene dalla prima porta di lettura del Register File Il secondo operando è la costante + 4 Il secondo operando è l estensione del segno del campo offset Il secondo operando proviene dall estensione del segno e dallo shift a sx di due posizioni, dell offset L indirizzo della memoria proviene dal PC Non abilitazione della scrittura Non abilitazione della scrittura. Il PC viene scritto se anche l uscita Zero della ALU è affermata Altri segnali di controllo Scrittura del Register File solamente nelle istruzioni con fase di WriteBack. Scrittura / lettura Memoria solamente nelle istruzioni di accesso alla memoria. Scrittura nei registri A, B, ALUOut ad ogni colpo di clock. Scrittura del IR Avviene durante la fase di fetch. #Reg Write Dato n- A.A /2

5 Sommario I segnali di controllo della CPU multi-ciclo Sintesi dell Unità di Controllo come Macchina a Stati Finiti A.A /2 Segnali di controllo MemWrite ALUScrA ALUSrcB ALUop Cond RegDst RegWrite MemtoReg Fase fetch Decodifica Exec I lw Exec II lw Exec III lw Exec I sw Exec II sw Exec I R Exec II R Exec I beq Exec I j A.A /2

6 Segnali di controllo MemWrite ALUScrA ALUSrcB ALUop Cond RegDst RegWrite MemtoReg Fase fetch Decodifica Exec I lw Exec II lw Exec III lw Exec I sw Exec II sw Exec I R Exec II R Exec I beq Exec I j A.A /2 Sintesi della FSM della CPU Stato passo di esecuzione. Uscita segnali di controllo. Ingressi Codice operativo. I valori dei segnali di controllo dipendono: dal passo dell istruzione (stato) Il passo successivo dell istruzione (stato prossimo) dipende: dal codice operativo (ingresso). dal passo presente (stato presente). Uscita = f(stato) Stato_prossimo = f(ingressi, Stato_presente) A.A /2

7 Macchina a Stati Finiti (di Moore) La Macchina di Moore è definita, in teoria degli automi, dalla quintupla : <, I, Y, f(.), g(.) > : insieme degli stati (in numero finito). I: alfabeto di ingresso: tutti i simboli che si possono presentare in ingresso. Se abbiamo n ingressi, avremo 2 n possibili simboli da leggere in ingresso (configurazioni). Y: alfabeto di uscita: tutti i simboli che si possono generare in uscita. Se abbiamo m uscite, avremo 2 m possibili simboli da presentare in uscita (configurazioni). f(.): funzione stato prossimo: = f(,i). Definisce l evoluzione della macchina nel tempo. L evoluzione è deterministica. g(.): funzione di uscita: Y= g() nelle macchien di Moore. Per il buon funzionamento della macchina è previsto uno stato iniziale, al quale la macchina può essere portata mediante un comando di reset. A.A /2 Fase di fetch e decodifica Stato Stato 2 = ALUSrcA = ALUSrcB = = ALUSrcA = ALUSrcB = ALUOp = = lw or sw = R = branch = jump A.A /2

8 FSM - STG A.A /2 FSM - STT = R = sw = lw = beq = j MemWrite ALUScrA ALUSrcB ALUop Cond RegDst RegWrite MemtoReg Fase fetch Decodifica Exec I sw/lw 2 Exec II lw 3 Exec III lw - 4 Exec II sw - 5 Exec I R 6 Exec II R - 7 Exec I beq 8 Exec I j - 9 A.A /2

9 Esempi: OR (Stato == 2) FSM - STT = R = sw = lw = beq = j MemWrite ALUScrA ALUSrcB ALUop Cond RegDst RegWrite MemtoReg Fase fetch Decodifica Exec I sw/lw 2 Exec II lw Exec III lw - 4 Exec II sw - 5 Exec I R 6 7 Exec II R - 7 Exec I beq 8 Exec I j - 9 A.A /2 FSM sintesi della funzione di uscita MemWrite ALUScrA ALUSrcB ALUop Cond RegDst RegWrite MemtoReg Y (ALUSrcA) = (Stato == 8) OR (Stato == 6) Y2 (RegWrite) = (Stato == 7) OR (Stato == 4) Fase fetch Decodifica Exec I beq 8 Exec I j - 9 Exec I R 6 Exec II R - 7 Exec I sw/lw 2 Exec II sw - 5 Exec II lw 3 Exec III lw - 4 A.A /2

10 FSM codifica della STT (stato futuro) = R = sw = lw = beq = j Fase fetch - Decodifica Exec I lw/sw 2- Exec II lw 3- Exec III lw 4 - Exec II sw 5 - Exec I R 6 - Exec II R Exec I beq 8 - Exec I j 9 - A.A /2 FSM circuito dello stato futuro _ Esempio: S o (t+)=(s o S S 2 S 3 )+(S o S S 2 S 3 )(i o i i 2 i 3 i 4 i 5 )+(S o S S 2 S 3 )(i o i i 2 i 4 i 5 )+(S o S S 2 S 3 ) Fase fetch - Decodifica Exec I lw/sw 2- Exec II lw 3- = R = sw = lw = beq = j Exec III lw 4 - Exec II sw 5 - Exec I R 6 - Exec II R Exec I beq 8 - Exec I j 9 - A.A /2

11 Sommario I segnali di controllo della CPU multi-ciclo Sintesi dell Unità di Controllo come Macchina a Stati Finiti A.A /2

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