Sintesi logica: Strategie Alberto Scandurra

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1 Sintesi logica: Strategie Alberto Scandurra Physical Layer & Back-End group, On Chip Communication Systems STMicroelectronics Catania, Italy

2 Passi di sintesi Traduzione del codice rtl in equazioni booleane e ottimizzazione in strutture generiche (porte, mux, datapath). Generic structuring synthesize -to_generic Derivazione dei target per ogni classe/gruppo Target setting Ottimizzazione di area, timing e potenza, mediante mapping su celle di libreria per soddisfare i target. Global mapping synthesize -to_mapped -no_incr Controllo di ciascuna cella del design ed eventuale sostituzione con celle più piccole e/o veloci. Remaps (area_map..) DRC, ottimizzazione di timing e area, nuova sintesi di regioni critiche Incremental synthesize -incremental 2

3 Definizione di path group E possibile raggruppare insieme diversi path in uno stesso cost group. RC ottimizza in base ai cost group. Scegliere un appropriata strategia di path grouping è fondamentale per ottenere i migliori risultati di sintesi. Il mapper calcola uno slack obiettivo per ogni cost group e lavora all ottimizzazione di tutti i cost group contemporaneamente. Ciascuno dei clock definiti nel file SDC definisce un cost group separato. Se si vogliono creare nuovi cost group, occorre prima rimuovere quelli creati automaticamente. rm [find /des* -cost_group *] define_cost_group -name C2C path_group -from [all::all_seqs] -to [all::all_seqs] -group C2C -name C2C define_cost_group name I2C path_group -from [all::all_inps] -to [all::all_seqs] -group I2C -name I2C define_cost_group name I2O path_group -from [all::all_inps] -to [all::all_outs] -group I2O -name I2O define_cost_group name C2O path_group -from [all::all_seqs] -to [all::all_outs] -group C2O -name C2O 3

4 Ottimizzazione di TNS/WNS Per dire a RC di ottimizzare il total negative slack (TNS), usare: set_attr tns_opto true / Il valore di default dell attributo tns_opto è false. Per default RC ottimizza il worst negative slack (WNS) in ciascun cost group finchè non riesce piu a migliorare. L ottimizzazione del WNS produce soltanto una miglioria dell area ma più violazioni di timing. Quindi se è noto che a livello di BE si possono fissare facilmente le violazioni di timing, l approccio WNS è consigliato. L ottimizzazione del TNS produce meno violazioni di timing in totale, che si traducono in meno problemi nella fase di place-and-route, assumendo una buona correlazione del timing tra FE e BE. In generale è sempre consigliato attivare l ottimizzazione del TNS. 4

5 Boundary Optimization Durante la boundary optimization, RC muoverà le costanti attraverso la gerarchia, e ridistribuità feedthrough e segnali complementari. Per default, la boundary optimization è attiva. Per disattivare la boundary optimization su un subdesign, usare: set_attr boundary_opto 0 [find / subdesign SUB_NAME] Tale disattivazione potrebbe impattare la QoR, per cui usarla solo quando strettamente necessaria. L2 clk L1 Constant a=0 Hierarchical boundary 5

6 Ottimizzazione della logica sequenziale La rimozione di FF non necessari avviene in vari stadi della sintesi. Il log file contiene tutte le informazioni relative a tali rimozioni. Per disattivare la rimozione di FF durante l elaborazione, usare: set_attr hdl_preserve_unused_register true / Per default, RC rimuove tutta la logica che non pilota alcuna porta di uscita. Per disabilitare questa proprietà usare i comandi: set_attr delete_unloaded_seqs false / set_attr optimize_constant_0_flops false / set_attr optimize_constant_1_flops false / Disabilitare la rimozione dei FF non neecessari aumenta l area e il numero di celle istanziate. Un buon approccio è quello di lasciare tale proprietà attiva e proteggere dalla cancellazione i FF richiesti. 6

7 Ottimizzazione della logica combinatoria Per default, logica combinatoria che pilota pin non connessi ad altra logica viene ottimizzata (rimossa). Per preservare questa logica usare il comando: set_attr prune_unused_logic false <path to pins> D Q D Q * in1 * * in2 in3 1 1 out1 in4 0 1 b1 0 7

8 Preservare istanze e subdesign Usare il comando SDC set_dont_touch su un istanza gerarchica o un subdesign per forzare RC a preservare il mapping corrente. Equivalente RC set_attr preserve true [find /des* -instance alu2] Il valore di default di questo attributo è false. RC permette un alto livello di controllo di questo attributo; ad esempio si puo consentire: solo la rimozione solo il resizing solo il remapping solo remapping e resizing Il renaming non è permesso 8

9 Controllo della gerarchia: grouping e ungrouping Grouping Crea un nuovo livello di gerarchia. group -group_name CRITICAL_GROUP [find / -instance I1] [find / -instance I2] Ungrouping Rimuove un livello di gerarchia. ungroup [find / -instance CRITICAL_GROUP] ungroup -threshold 500 9

10 Approccio bottom-up Sintetizzare prima i blocchi a livello gerarchico più basso e poi il top-level read_hdl $FILE_LIST elaborate synthesize -to_mapped -effort low derive_environment DTMF_INST/DMA_INST cd dma synthesize -to_mapped -effort high dma cd /designs/dtmf_chip report timing change_link -inst [find / -inst DMA_INST] -design /designs/dma set_attr preserve [find / -inst DMA_INST] synthesize -to_mapped -effort medium 10