ETLC2 - B2 10/05/ /05/ ETLC2 - B DDC. Lezioni gruppo D (integrità dei segnali) 10/05/ ETLC2 - B DDC

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1 Politecnico di Torino Facoltà dell Informazione Lezione B2 Modulo Elettronica delle telecomunicazioni II B Protocolli B2 Indirizzamento e allocazione» Transazioni» Indirizzamento» Allocazione» Esempio bus PCI Modello e definizioni per strutture a bus Indirizzamento Meccanismi di allocazione del canale Bus paralleli e multiplati, strutture miste Trasferimenti a burst, altre varianti Esempi: bus VME e PCI Migrazione verso bus seriali Riferimenti nel testo Connessioni multipunto /05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Livelli di protocollo Servizi disponibili dal livello ciclo Lezione B2 Lezione B1 Lezioni gruppo D (integrità dei segnali) Trasferimento di unitá di informazione (byte,...), DaunaSORGENTE a una DESTINAZIONE Possono essere definiti anche trasferimenti 1-N e N-M (protocolli N-partner) Cicli di SCRITTURA o di LETTURA Il servizio consuma energia e tempo Tempo di ciclo t CY, legato a:»parametri del livello elettrico»protocollo di ciclo 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Sommario degli strati e relativi servizi Definizione di transazione Livello elettrico: Tensioni e correnti sono usate per rappresentare stati logici Il servizio reso disponibile e il trasferimento di 1 e 0 Livello ciclo: I bit sono combinati in unità di INFORMAZIONE Il servizio offerto è il trasferimento di unità di informazione Livello transazione: Le unità di informazione assumono un significato (dati, indirizzi, ) Livello applicazione: Realizza l esecuzione di un programma (servizioresoall utentefinale) Sequenza di uno o più cicli, che trasferisce unità di informazione associandovi un significato (Indirizzo, dato, vettore di priorità,...) Moduli visibili a livello transazione: MASTER: avvia le operazioni SLAVE: risponde ai comandi del master M S 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Page DDC 1

2 Protocollo a livello transazione Sistemi punto-punto Sistemi punto-punto e multipunto (bus) Transazione come sequenza di cicli Allocazione Indirizzamento Trasferimento.. Bus paralleli e bus multiplati Tecniche per accelerare i trasferimenti Migrazione verso bus seriali I due elementi che scambiano informazione sono giá definiti Operazioni di scrittura o lettura (verso del trasferimento di informazione) MASTER (BUS) SLAVE A Lettura: S M Scrittura: M S 3 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Sistemi multi-punto (bus) Sistemi a bus Più coppie di moduli convidono lo stesso supporto fisico Occorre definire/scegliere i partecipanti al trasferimento MASTER BUS SLAVE A 1 B C Z 2 3 N La configurazione puó essere variata aggiungendo o rimuovendo schede Sistemi MODULARI APERTI Tutte le unità devono seguire lo stesso protocollo Definizione di protocollo: insieme di regole che le interfacce devono seguire per una corretta comunicazione Parametri: numero massimo di schede velocitá delle transazioni e parallelismo (throughput) struttura fisica-elettrica (connettore, formato, livelli,..) 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Bus e punto-punto Protocollo a livello transazione Collegamenti punto-punto Più porte per modulo, supporti fisici separati Condizioni elettriche ben definite Richiede instradamento (routing) da un modulo all altro Collegamenti multipunto/bus Una porta per modulo, unico supporto fisico Condizioni elettriche variabili Richiede allocazione e indirizzamento Il punto-punto e piu costoso ma preferibile per alte velocita lunghedistanze Presente nei sistemi multipunto (bus). Cicli specifici per definire i moduli che si scambiano informazioni: selezione dello slave: Indirizzamento selezione del master: Allocazione (del canale) A queste segue il trasferimento vero e proprio dell informazione (dato, istruzione) ALLOCAZIONE INDIRIZZAMENTO TRASFERIMENTO 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Page DDC 2

3 Sistemi con piú slave Modi di indirizzamento Lo slave che partecipa al trasferimento viene selezionato con una operazione di INDIRIZZAMENTO MASTER BUS SLAVE A N Logico La selezione dipende da un codice caratteristico dello Slave» Memorie, banchi di registri Geografico La selezione dipende dalla posizione (slot) del modulo Slave» Identificazione della configurazione Codificato N bit individuano 2 N elementi» Memorie Decodificato M bit individuano M elementi (codici a singolo 1)» Selezione diretta di registri, memorie dopo il decoder 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Indirizzamento logico Indirizzamento geografico 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Trasferimenti in sistemi multimaster 1: selezione del master In un sistema con piú master e piú slave bisogna decidere tra quali unitá avviene ciascun trasferimento Il master che avvia la transazione viene selezionato con una operazione di ALLOCAZIONE (ARBITRAZIONE) MASTER A B C Z MASTER A B C Z BUS BUS SLAVE N SLAVE N 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Page DDC 3

4 Modello del sistema di allocazione Tecniche di allocazione Catena request-allocatore-grant Obiettivo: evitare collisioni Collisione: accesso contemporaneo alla risorsa da evitare! --> meccanismi di allocazione Allocazione con token passing GRANT assegnato a turno (senza valutare REQUEST) Allocazione con rivelatore di collisione GRANT automatico, collisioni, accesso non deterministico Allocazione con arbitrazione Valutazione dei REQUEST Nessuna collisione Accesso deterministico 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Esempi di allocazione Allocazione con token passing Tra persone collisione tanti parlano assieme Riunione (poche persone) Token passing: diritto a parlare (GRANT) assegnato a turno» Indipendente da richiesta o meno, può essere rifiutato Gruppi assembleari Chi vuole inizia a parlare (senza interrompere) Collisione possibile; rileva, stop, ritenta (CSMA-CD) Gruppo moderati Un ARBITRO centralizzato valuta le richieste Assegnazione del GRANT con algoritmo (tempo, rango, ) Nessuna collisione, accesso deterministico Usata nelle reti Arbitri con circuiti a riporto daisy chain Round robin 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Allocazione con arbitrazione Allocazione con collision detection Usata nei bus paralleli Richiede un arbitro Centralizzato Distribuito CSMA/CD: Carrier Sense Multiple Access - Collision Detection Usata in reti (anche wireless) Arbitri distribuiti 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Page DDC 4

5 Tecniche di arbitrazione Arbitro FCFS FCFS (first Come First Served) Problema della risoluzione temporale Necessario altro meccanismo Priorità Problema del blocco da parte di richieste ad alta priorità Starvation Necessari meccanismi di Fairness Combinato con sincronizzazione 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Arbitro a priorità Starvation 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Fairness Circuiti per arbitri Campionamento richieste servizio camp serv camp Codificatore a priorità (Priority encoder) Lineare Centralizzato Distribuito Codificato Centralizzato Distribuito» Parallelo» Seriale 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Page DDC 5

6 Circuito a priorità lineare Circuito a priorità codificato Rete combinatoria Rete combinatoria 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Circuiti distribuiti Trasferimento del controllo Rete combinatoria lineare Rete combinatoria codificata Passaggio del controllo: deve essere sincronizzato con le operazioni di trasferimento Fine di transazione con master1 Rilascio del bus da parte del Master1 Acquisizione del controllo da Master2 Inizio transazione con master2 Meccanismo di sincronizzazione (Bus Busy) Centralizzato Distribuito 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Trasferimento del controllo 2: selezione dello slave La seconda operazione è la selezione dello slave che partecipa al trasferimento (indirizzamento) MASTER A B C Z BUS SLAVE N 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Page DDC 6

7 3: trasferimento Lezione B2 Uno volta selezionati master e slave il puó aver luogo il trasferimento (come un punto-punto) MASTER BUS SLAVE A 1 B C Z 2 3 N Transazioni come sequenza di cicli Modello e definizioni per strutture a bus Indirizzamento Meccanismi di allocazione del canale Bus paralleli e multiplati, strutture miste Trasferimenti a burst, altre varianti Esempi: Bus VME, bus PCI Migrazione verso bus seriali 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Prestazioni di un bus Bus paralleli Quantitá di informazione scambiata in un dato tempo. THROUGHPUT (T) T = P x V P: larghezza del bus (parallelismo, numero di bit/ciclo) V: velocità (numero di cicli/secondo) se Tc = durata del ciclo/transazione, V = 1/tc) La durata del ciclo tc dipende da: Parametri del livello elettrico: t TX, t K Parametri dei moduli: t SU, t H, t WR, t EN,... Protocollo (numero di transizioni, SS o asincrono, ) Ogni segnale utilizza una connessione separata Catena driver, pin sul connettore, pista, receiver, terminazione, Parallelismi attuali dati: 32/64/128 bit indirizzo: 32/64 bit Numero complessivo di pin/linee: >100 Per ottenere elevata velocità (Tc breve, P alto): Consumoelevato Problemidi EMC 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Relazione velocitá - consumo Bus multiplati Alzando la velocità aumenta il consumo Terminazioni con resistenza più bassa Driver con R O piú bassa Aumentando il parallelismo aumenta il consumo maggior numero di driver e terminazioni Per una data tecnologia, aumentare il throughput agendo su V e P aumenta il consumo Bus multiplato: Minor numero di collegamenti Minor consumo statico Stesso consumo dinamico (legato alle transizioni) Bus convenzionale (parallelo) indirizzi e dati usano gruppi di fili separati Driver/receiver, piste sul backplane, piedini dei connettori sono risorse costose» richiedono spazio» consumano energia Conviene ridurre il numero di connessioni usando lo stesso canali fisico per informazioni diverse: bus MULTIPLATI Indirizzi, dati, altre informazioni) usano gli stessi fili in tempi diversi. 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Page DDC 7

8 Bus paralleli e bus multiplati Relazione velocitá - consumo Parallelo: Gruppi di linee separate per indirizzi e dati CICLO CICLO INDIRIZZO ADD1 X X X X ADD2 DATI DATA1 DATA2 TRANSAZIONE Multiplato: Indirizzi, dati, altro su un unico set di linee CICLO CICLO INF ADD1 DATA1 ADD2 DATA2 TRANSAZIONE Alzando la velocità aumenta il consumo Terminazioni con resistenza più bassa Driver con R O piú bassa Aumentando il parallelismo aumenta il consumo maggior numero di driver e terminazioni Per una data tecnologia, aumentare il throughput agendo su V e P aumenta il consumo Bus multiplato: Minor numero di collegamenti Minor consumo statico Stesso consumo dinamico (legato alle transizioni) 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Varianti di protocollo Handshake a due fronti (DDR) Tecniche per usare sempre tutte le linee Multiplex A/D: indirizzamento e trasferimento sono intrinsecamente sequenziali; a pari tecnologia un bus multiplato non è piú lento di un bus parallelo Pipeline tra i vari cicli di transazioni successive Combinazione di più cicli per ottimizzare il protocollo a livello di transazione Cicli con handshake a due fronti Trasferimenti a burst Cicli sincroni a burst entro transazioni asincrone Cicli source synchronous Stessa banda (numero transizioni) per controlli e INF Minor consumo INF STB ACK INF STB ACK t C t C INF1 INF1 t C INF2 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Trasferimento a burst Gestione di trasferimenti a burst Viene trasferita una sequenza (burst) di dati, inviando solo l indirizzo del primo Per sequenze lunghe raddoppia la quantitá di informazione scambiata in un determinato tempo Occorre un controller per generare l indirizzo verso la memoria bus scheda ciclo indirizzo ciclo dati 1 ciclo dati 2 ciclo dati N IND STB IND MEMORIA INF ADD DATA1 DATA2 DATA3 bus scheda TRANSAZIONE IND STB CONTR. IND MEMORIA 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Page DDC 8

9 Trasferimento a burst: memorie DDR Lezione B2 Trasferimento Source Synchronous DQS (Strobe dati) pilotato dalla memoria (dual edge) Latenza di 2 cicli di clock Transazioni come sequenza di cicli Modello e definizioni per strutture a bus Indirizzamento Meccanismi di allocazione del canale Bus paralleli e multiplati, strutture miste Trasferimenti a burst, altre varianti Esempi: Bus VME e Bus PCI Migrazione verso bus seriali latenza ciclo 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Esempi/storia di bus industriali Chi standardizza cosa? Prima generazione (8/16 bit ) S100, Multibus I, G96, STD,... Seconda generazione (16/32/64 bit, ) VME 8/16/32/64 bit (esempio di evoluzione di un protocollo) Uso corrente (in obsolescenza) PCI Nuovi progetti Connessioni seriali punto-punto LVDS, CDR, Esempio: PCI PCI express Standard ufficiali Emessi da enti internazionali Standard de facto Emessi da (consorzi di) industrie Processo di definizione di uno standard Gruppi di lavoro tecnici Votazioni (1 voto/partecipante o ente) Loop con revisioni e emissione (de facto) Passaggio a ente ufficiale Revisioni (loop) Votazione (1 voto/paese) ed emissione ufficiale 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Preparano e/o emettono standard Quale bus? ISO-IEC (JTC1 per Information Technologies) UNINFO (Torino) CEI» CEN-ISSN CENELEC ANSI ETSI (Communications) IEEE Standard Organization Technical committees (Pxxx) http\\:.. Bus paralleli Da 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Page DDC 9

10 Esempio di protocollo completo Estensioni a VMEbus VMEbus (standard ISO-IEC 821) Rev. C.1 nel 1985 Bus di backplane per uso industriale (sistemi di controllo, gestione impianti,...) Connettore indiretto, schede formato Europa (3U e 6U) Tecnologia standard TTL Evoluzioni successive del protocollo Inizialmente asincrono con cicli singoli Espansione della larghezza Protocollo sincrono con trasferimenti a burst Limiti al throughput Iniziale: velocità e parallelismo dei processori Negli anni 80: struttura di interconnessione (bus) Allargamento del data path Dati da 16 a 32 bit Dati e indirizzi da 32/64 bit: secondo connettore Varianti diprotocollo protocollo multiplexato (miglio utilizzo delle linee) data path a 64 bit trasferimenti a blocchi trasferimenti a blocchi sincroni (SSBLT) 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Dimensioni piastre Segnali principali in VMEbus (32) A01-A31 indirizzo AS* strobe indirizzo D00-D31 dati WRITE* ciclo di scrittura DS0*-DS1* strobe dati DTACK*/BERR* conferma/errore dati AM0-AM6 estensione indirizzo BBSY*, BCLR* gestione arbitro di bus BRi*, BGiI*/BGiO* (4) richiesta bus e daisy-chain IRQi* (8) richiesta di interrupt IACKI*/IACKO* daisy-chain di interrupt SYSRESET* reset generale 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Caretteristiche elettriche Arbitration Livelli TTL Comandi attivi L Protocollo asincrono con handshake a 4 transizioni Durata del ciclo legata alla velocità di master e slave Formato big endian MSBya 0x0 Molti processori little endian: MSBy a 0x3 Logica di byte swap al master Trasferimenti Singoli (8/16/32) A blocchi ( ), 150 ns/word Interrupt 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Page DDC 10

11 Abitration policy Addressing 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Addressing protocol Single cycles 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC VME: cicli base di lettura e di scrittura Byte alignment A01-31 ADD1 ADD2 AS* WRITE* LETTURA SCRITTURA D00-31 DATA1 DATA2 DS0/1* DTACK* (BERR*) 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Page DDC 11

12 Block transfer Block transfer size Block transfers must not cross x0..0 boundaries D32: 256 bytes (address x00) D64: 2048 bytes (address x000) Can cross with double AS cycle (go through arbitration) Avoids too long use by a single master Allocated memory (malloc ()) can cross boundaries If handled by block operations need special DMA controllers Contiguous buffers with special drivers (cmem_rcc) or special kernel functions 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Error handling Interrupt 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC VME64x Segnali principali in VMEbus (32) A01-A31 indirizzo AS* strobe indirizzo D00-D31 dati WRITE* ciclo di scrittura DS0*-DS1* strobe dati DTACK*/BERR* conferma/errore dati AM0-AM6 estensione indirizzo BBSY*, BCLR* gestione arbitro di bus BRi*, BGiI*/BGiO* (4) richiesta bus e daisy-chain IRQi* (8) richiesta di interrupt IACKI*/IACKO* daisy-chain di interrupt SYSRESET* reset generale 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Page DDC 12

13 Segnali Control space register 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Trasferimenti source synchronous Prestazioni di VME Cicli singoli (1 µs/ciclo) D8: 1MB/s D16: 2MB/s D32: 4MB/s Burst (VME 64) D32: MB/s (max 40) D64: MB/s (max 80) 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC PCI: posizione Scheda e backplane PCI Peripheral Components Interconnect Bus di livello intermedio per periferici 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Page DDC 13

14 PCI: caratteristiche Terminologia PCI Livello elettrico: RWS (Reflected Wave Switching) Lunghezza max 10 cm (t P 5 ns) Ciclo: protocollo cadenzato asincrono Clock 33/66 MHz Doppia conferma: ACK = IRDY * TRDY Indirizzamento geografico per la configurazione iniziale Transazione: Bus Multiplato A/D, Trasferimenti a blocchi Arbitro centralizzato (in pipeline) Sommario: Agent Qualunque modulo Master Agent che può avviare una transazione Initiator Pilota FRAME, Indirizzi e IRDY Target Risponde alla richiesta di transazione del master Attiva DEVSEL (locale) Risponde sul bus con TRDY 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC PCI: segnali PCI: segnali di sincronizzazione FRAME# I/O Signals the start and end of a transaction IRDY# I/O Assertion by initiator indicates that it is ready to send or receive data DEVSEL# I/O Part of PCI s distributed address decoding» Each target is responsible for decoding the address associated with each transaction» When a target recognizes its address, it asserts DEVSEL# to claim the corresponding transaction TRDY# I/O When the target asserts this signal, it tells the initiator that it is ready to send or receive data 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC PCI: segnali PCI: segnali indirizzo/dati/controllo STOP# I/O Used by target to indicate that it needs to terminate the transaction IDSEL I Individual device select for configuration one unique IDSEL line per agent Allows the system host to configure agents before these agents know the PCI addresses to which they must respond (solves the chicken-and-egg problem) AD[31:0] I/O 32-bit address/data bus PCI is little endian (lowest numeric index is LSB) C/BE#[3:0] I/O 4-bit command/byte enable bus Defines the PCI command during address phase Indicates byte enable during data phases Each bit corresponds to a byte-lane in AD[31:0]» C/BE#[0] is the byte enable for AD[7:0] 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Page DDC 14

15 PCI: segnali per arbitrazione PCI: configurazione iniziale REQ# O Asserted by initiator to request bus ownership Point-to-point connection to arbiter each initiator has its own REQ# line GNT# I Asserted by system arbiter to grant bus ownership to the initiator Selezione diretta di scheda (geografica) Segnale IDSEL (uno per ciascun connettore) Point-to-point connection from arbiter each initiator has its own GNT# line 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC PCI: configurazione iniziale Arbitraggio del bus 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Ciclo di lettura Ciclo di lettura 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Page DDC 15

16 Ciclo di scrittura Ciclo di scrittura 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Codici comandi Alimentazione 3,3 o 5 V Il campo Bus Cmd indica il tipo di operazione: Read Write Burst I/O Interrupt.. C/BE[3:0]# Command Types Interrupt Acknowledge Special Cycle I/O Read I/O Write Reserved Reserved Memory Read Memory Write Reserved Reserved Configuration Read Configuration Write Difetto di specifica meccanica! 1100 Memory Read Multiple 1101 Dual Address Cycle 1110 Memory Read Line 1111 Memory Write and Invalidate 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Segnali 3,3 V (CMOS) Segnali 5 V (TTL) 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Page DDC 16

17 Comparison 5/3,3 V signalling Transmission environment 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Specifiche per il clock Specifiche elettriche Specifiche elettriche differenziate 3,3 V: CMOS 5 V: TTL Vincoli stringenti su lunghezze, C, L (min) (max) Piste equalizzate con meandri 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Timing budget Operazioni in un ciclo di clock Bus cadenzato a 33 o 66 MHz Tempo di ciclo minimo pari a un periodo di clock Specifiche diverse per 33 o 66 MHz Tval tempo di valutazione, ritardo logiche di interfaccia Th assorbito nel Tval del ciclo successivo 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC Page DDC 17

18 Distribuzione del clock Evoluzione della famiglia di bus PCI Versione CLOCK (MHz) Parall dati (num fili) Banda (Gbps) Note PCI- 32/ , Prima generazione PCI- 32/66 PCI- 64/66 PCI(x)- 64/ ,112 4,224 8,448 Clock più veloce, solo 3V Data path più ampio Clock più veloce PCIx- 64/ ,896 Clock più veloce PCI Express-x (TX+RX) PCI Express-xN x N 5 x N (TX+RX) x N Previsione max 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC PCI- 66 PCI- express livello fisico Additional 64-Bit Pins AD[63:32] REQ64# (Mirrors FRAME# ; requests a 64-bit transaction) ACK64# Same as a standard 32-bit transaction, plus: The initiator asserts REQ64# to mirror FRAME# The target, in response, asserts ACK64# to mirror DEVSEL# Data is transferred on AD[31:0] and AD[63:32] 66MHz PCI can only use 3.3V signaling The loading allowance is cut in half (5 loads): only one or two add-in slots are possible Collegamenti punto-punto, 2,5 Gb/s ( 10 Gb/s) Full duplex (canali RX/TX separati) Coppie differenziali LV, accoppiamento AC (lane) Ridotta EMI/EMC, basso consumo Ambiente trasmissivo ben controllato Codifica 8b/10b Preenfasi per ridurre ISI Modulare: possibile collegare più lane in parallelo Diversi connettori compatibili Interrupt e altri comandi diretti con messaggi 10/05/ ETLC2 - B DDC 10/05/ ETLC2 - B DDC PCI- express connettori Possibile up-plugging (board N in connettore N+m) 10/05/ ETLC2 - B DDC Page DDC 18