Problema 1. In un sistema di comunicazione digitale vengono trasferiti messaggi costituiti da al più N max. ) con un ulteriore bit (b k

Documenti analoghi
Problema 1. ) e da un segnale di uscita (D O

Esercizio 1. semaforo verde semaforo rosso T V1 VG 1. semaforo verde-giallo semaforo rosso T G V 2. semaforo rosso semaforo verde T V2 VG 2

Reti Logiche T. Esercizi reti sequenziali sincrone

Prova d esame di Reti Logiche T 09 Gennaio 2015 COGNOME:.. NOME:.. MATRICOLA:

Data-Path & Control Unit

Prova d esame di Reti Logiche T 13 Luglio 2016

Reti sequenziali asincrone

Reti Logiche T. Esercizi reti sequenziali asincrone

Le reti sequenziali sincrone memorizzano il proprio stato in dei FF-D

RETI LOGICHE T Ingegneria Informatica. Esercitazione 3 Reti Sequenziali Sincrone

Prova d esame di Reti Logiche T 29 Gennaio 2016 COGNOME:.. NOME:.. MATRICOLA:

Introduzione. Progetto di Contatori sincroni. Contatori definizioni caratteristiche. Contatori

Prova d esame di Reti Logiche T 12Giugno 2015 COGNOME:.. NOME:.. MATRICOLA:

Minimizzazione degli stati di reti sequenziali asincrone (RSA) / sincrone (RSS)

Livello logico digitale

Reti sequenziali sincrone

Università degli Studi di Cassino

Prova d esame di Reti Logiche T 11Settembre 2015 COGNOME:.. NOME:.. MATRICOLA:

Capitolo 6. Reti asincrone. 6.1 Elaborazione asincrona. Esigenze. 6.1 Elaborazione asincrona 6.2 Memorie binarie 6.3 Analisi e Sintesi

Capitolo 6. Reti asincrone. Elaborazione asincrona Procedimenti di sintesi e analisi Memorie binarie

Tutorato di Calcolatori Elettronici. Corso di laurea in Ingegneria Biomedica Elettrica, Elettronica e Informatica

Capitolo 6. Reti asincrone. 6.1 Struttura, comportamento e corretto impiego. Reti sequenziali asincrone (struttura)

Progetto di Contatori sincroni. Mariagiovanna Sami Corso di reti Logiche 8 Anno

FONDAMENTI DI INFORMATICA Lezione n. 7. Esercizi di progetto di circuiti sequenziali

13/01/2005 COGNOME NOME MATRICOLA. SOLUZIONE ESERCIZIO N. 1 Pagina 1. Si consideri la rete sequenziale asincrona rappresentata in figura:

Un contatore è un registro che evolve secondo una sequenza predefinita di stati ordinati all applicazione di un impulso di ingresso

Linguaggio macchina e register file

Esercizio 4.3. Esercizio 4.4

Flip-flop, registri, la macchina a stati finiti

Prova d esame di Reti Logiche T 10 Giugno 2016

I flip-flop ed il register file. Sommario

Capitolo 6. Reti asincrone. 6.1 Elaborazione asincrona. Reti sequenziali asincrone (struttura) Reti sequenziali asincrone (comportamento)

Architettura di un elaboratore. Informatica Architettura di un elaboratore 1

Reti sequenziali notevoli: registri, registri a scorrimento, contatori ing. Alessandro Cilardo

Sintesi di Reti sequenziali Sincrone

Reti Sequenziali. Reti Sequenziali. Corso di Architetture degli Elaboratori

Sintesi di Reti Sequenziali Sincrone

x y z F x y z F

Circuiti sequenziali: macchine a stati finiti

Capitolo 7. Reti sincrone. 7.1 Elaborazione sincrona Analisi e Sintesi 7.3 Registri e Contatori

Q1 D. CK Qn CK Q1. E3x - Presentazione della lezione E3

Circuiti sequenziali

Circuiti sincroni circuiti sequenziali:bistabili e latch

Prefazione del Prof. Filippo Sorbello... VII. Prefazione del Prof. Mauro Olivieri... Prefazione degli autori...

Sintesi Sequenziale Sincrona Sintesi Comportamentale di reti Sequenziali Sincrone

La Rappresentazione Dell Informazione

I bistabili ed il register file

Arithmetic and Logic Unit e moltiplicatore

Architetture Digitali

Macchine sequenziali

Flip flop: tempificazione latch ed edge-triggered

Le Alee. La presenza di ritardi nei dispositivi utilizzati può avere l effetto di modificare il comportamento delle uscite in alcuni casi

Esercizio 1. Utilizzare FF di tipo D (come ovvio dalla figura, sensibili al fronte di discesa del clock). Progettare il circuito con un PLA.

Fondamenti di informatica II 1. Sintesi di reti logiche sequenziali

A cosa servono i moltiplicatori? Tanti algoritmi prevedono l utilizzo di moltiplicazioni!

Calcolatori Elettronici A a.a. 2008/2009

Circuiti sequenziali e latch

Macchine a Stati finiti

I Indice. Prefazione. Capitolo 1 Introduzione 1

Somma 3-bit. somma 3-bit con I/O sequenziale. somma 3-bit con I/O sequenziale. Osservazione

AXO Architettura dei Calcolatori e Sistemi Operativi. reti sequenziali

ESAME di PROGETTAZIONE di SISTEMI DIGITALI. Nome e Cognome Secondo Esonero

Capitolo 6. Reti asincrone. 6.1 Elaborazione asincrona. Reti sequenziali asincrone (struttura) Reti sequenziali asincrone (comportamento)

Capitolo 3. Modelli. Macchine combinatorie Macchine sequenziali asincrone sincrone

Calcolatori Elettronici T. Complementi ed Esercizi di Reti Logiche

Modelli per le macchine digitali

Tecniche di semplificazione. Circuiti digitali notevoli

Capitolo 1 Circuiti integrati digitali. Capitolo 2 L invertitore CMOS. Introduzione

Reti Logiche LA. Complementi ed esercizi di Reti Sequenziali Sincrone

Il Modello di von Neumann (2) Prevede 3 entità logiche:

Esercizio 4.3. Esercizio 4.4

Contatore avanti-indietro Modulo 4

2 storage mechanisms positive feedback charge-based

Gli elementi di memoria: i bistabili I registri. Mariagiovanna Sami Corso di reti Logiche 8 Anno

Classe III specializzazione elettronica. Elettrotecnica e elettronica

I Bistabili. Maurizio Palesi. Maurizio Palesi 1

UNIVERSITÀ DEGLI STUDI DI PARMA FACOLTÀ DI INGEGNERIA Corso di Reti Logiche A

Esercizi sulle Reti Sequenziali Sincronizzate

Architettura degli elaboratori CPU a ciclo singolo

Soluzioniagliesercizi Capitolo 2 Soluzione 2.1. Soluzione 2.2. Soluzione 2.3. Soluzione 2.4.

Rappresentazione delle istruzioni

Implementazione di circuiti

FONDAMENTI DI INFORMATICA Lezione n. 10

Rappresentazione delle istruzioni

FONDAMENTI DI INFORMATICA Lezione n. 10

A.C. Neve Esercizi Digitali 1

Sintesi di Reti sequenziali Sincrone

Reti logiche (2) Circuiti sequenziali

Sistemi a microprocessore

RETI LOGICHE T Ingegneria Informatica. Esercitazione 2 Reti Sequenziali Asincrone

Il Livello Logico-Digitale. Blocchi funzionali combinatori

Reti logiche (2) Circuiti sequenziali

Codici convoluzionali

Reti Logiche (Nettuno) Test di autovalutazione del 19/5/94

Macchine Sequenziali

Transcript:

Problema In un sistema di comunicazione digitale vengono trasferiti messaggi costituiti da al più N max simboli, ciascuno rappresentato mediante k bit. Poiché in tali messaggi intervengono sovente stringhe di simboli identici consecutivamente ripetuti, può risultare conveniente ricorrere, onde minimizzarne il tempo di trasferimento, alla seguente tecnica euristica di compressione, che prevede di:. estendere la rappresentazione originaria di ciascun simbolo s (s b k- b b 0 ) con un ulteriore bit (b k ), cui è affidato il ruolo di evidenziare se il simbolo stesso è (b k = ) o meno (b k = 0) seguito da altri simboli identici; 2. codificare individualmente, mediante (k + ) bit, ogni simbolo s seguito da un simbolo diverso tramite la configurazione estesa b k b k- b b 0 = 0 s;. codificare cumulativamente, mediante (k + + h) bit, i simboli di ogni stringa S (s, n) formata da uno stesso simbolo s ripetuto consecutivamente n volte (2 n n max = 2 h + ) tramite la configurazione estesa b k b k- b b 0 = s del simbolo stesso, indicata una volta sola, seguita dal valore numerico = n 2 (0 2 h - ) rappresentato secondo il codice binario attraverso h bit; 4. partizionare ogni stringa S (s, n ) formata da uno stesso simbolo s ripetuto consecutivamente n > n max volte in n / n max sottostringhe, di cui n / n max costituite da n max simboli e l eventuale ultima da n mod n max simboli, codificando poi individualmente ciascuna di esse come in precedenza (punti 2, ) descritto. L efficacia di tale tecnica di compressione è chiaramente correlata alla distribuzione di probabilità (frequenza relativa) secondo cui si presentano in un messaggio stringhe formate da uno stesso simbolo ripetuto consecutivamente più volte. Nota tale distribuzione, è possibile individuare il valore ottimale del parametro h e quindi calcolare il fattore di compressione (FC) di un messaggio, definito come rapporto fra la dimensione del messaggio codificato e quella del messaggio originario. Con riferimento, ad esempio, al seguente messaggio di tipo testuale costituito da 89 caratteri, ciascuno rappresentato mediante k = bit secondo il codice ASCII (per maggior leggibilità, lo spazio è indicato con, il carriage return con, il line feed con )

8 6 5 4 2 c b a f e d i h g n m l q p o t s r z v u a l l e b a t 24 2 22 2 20 9 8 6 5 4 2 0 9 8 6 5 4 2 la frequenza relativa dei simboli a, b,, z,, non consecutivamente ripetuti è del 22.2%, mentre quella dei simboli afferenti alle stringhe S (l, 2), S (, 5), S (, 9), S (, 2) è del.%, %,.%, 6.%, rispettivamente. Ne consegue che, selezionato per h il valore ottimale,

tale messaggio può essere convenientemente codificato mediante 6 bit soltanto, anziché 89 = 2 (FC = 0.454), come segue: 2 0 t 4 0 a 5 0 b 6 0 e l 0 8 0 a 9 0 0 0 2 0 a 0 b 0 c 0 0 0 d 0 e 0 f 0 0 4 0 g 0 h 0 i 0 0 5 0 l 0 m 0 n 0 0 6 0 o 0 p 0 q 0 0 0 r 0 s 0 t 0 0 8 0 u 0 v 0 z 0 0 Un sistema sequenziale sincrono ha il compito di individuare, per ciascun messaggio codificato ricevuto in ingresso, il numero N di simboli che intervengono nella corrispondente rappresentazione originaria. I bit di un messaggio codificato sono forniti in ingresso al sistema serialmente attraverso il segnale D I, senza soluzione di continuità ed a partire, per ogni simbolo e per ogni valore numerico, dal bit meno significativo (LSB). Il segnale E I identifica con il valore logico la fase di presentazione in ingresso al sistema di un messaggio. Il relativo numero di simboli N, rappresentato secondo il codice binario tramite un opportuno numero m di segnali di uscita, deve essere evidenziato dal sistema in corrispondenza dell intervallo di clock immediatamente successivo a quello di ricezione dell ultimo bit di un messaggio. Contestualmente il sistema deve attivare (livello logico, durata unitaria) il segnale di uscita E O.

Il sistema, in maniera del tutto generale, può essere strutturato in accordo al modello data-path & control unit secondo lo schema indicato in figura. Si operi il dimensionamento delle risorse previste a livello di data-path (contatori (comandi di Reset e Load sicroni), registro a scorrimento, addizionatore, decodificatore) esprimendo il valore di B, B 2, B, B 4, B 5 e B 6 in funzione di N max, k, h. clock > U C E O R E 2 R 2 L 2 E I E R E R L Z I 0 S O E R B -bit counter B 2 -bit counter 2: MUX B -bit counter > Q > Q I I > Q I N B 4 -bit DEC O O O D I SI B 5 -bit shift register > y a B 6 -bit adder s b c in c out

Si completi lo schema delle interconnessioni per quanto concerne i segnali di ingresso dell unità di controllo (O, O ) e dell addizionatore (c in, b 0, b, ). Si esegua la sintesi dell unità di controllo U C (ingressi: E I, D I, O, O ; uscite: R, R 2, L 2, E 2, E O ) in modo tale che essa risulti invariante rispetto allo specifico valore dei parametri k, h (h </=/> k). N max, k, h n = max {k+, h} B = lg 2 n B 2 = h m = lg 2 (N max +) B = m - h B 4 = B B 5 = h - O = O k O = O h- B 6 = B 2 D I SI (h-)-bit shift register > y... y h-... b 0... b h-2 b h- h-bit adder c in n=+(+)

Unità di controllo E I D I O O, R R 2 L 2 E 2 E O 0-,--0 0-,0-0-,0 --0,0 A -,0 B -,0 C 0-,-- --,0-0 Q C /Q B 0 0 A B C R 2n = (E I ) n L 2n = (Q C O )n E 2n = (Q B O )n R n = (R 2 + L 2 + E 2 ) n E n O = (Q B R 2 ) n T n C = (E 2 D I + L 2 ) n T n B = (T C + Q B Q C E I + Q B E I ) n

Problema 2 Una rete sequenziale asincrona è caratterizzata da due segnali di ingresso X, X 0 e da un segnale di uscita Z. I segnali di ingresso possono cambiare di valore uno soltanto alla volta. Il segnale di uscita deve prontamente: assumere il valore logico 0 in corrispondenza di un fronte di discesa del segnale X 0 ; commutare, dal valore logico 0 al valore logico o viceversa, in corrispondenza di un fronte di salita del segnale X. Si identifichi: il grafo degli stati della rete; la corrispondente tabella di flusso in forma minima; una tabella delle transizioni priva di corse critiche. X X 0 Z

Grafo degli stati 0- X X 0-0 B,0 0- A,0 D, Classi massime di compatibilità 0 0 0 0 0 {A}, {B}, {C,F}, {D}, {E} E, C, F, 0 Tabella delle transizioni Diagramma delle adiacenze e mappa di codifica 0 0,0 0,- X X 0 0 0,0,- y 2 y 0,0 0,0,0,0 y 0 B E 0 A C D 0 y y 2 y 0 0,- 0, 0,,,- 0,,,- 0, 0, transizioni multiple 0 0, Y Y 2 Y,Z