Elettronica dei Sistemi Digitali L-A 2006/07

Transcript

1 L-A 2006/07 Aldo Romani, tel Ricevimento Lab ARCES-LYRAS, Forlì, Via Seganti 103 (5 Min a piedi dalla facolta di Ingegneria di Forlì, hangar aeroporto) Su appuntamento II Facoltà Ing., Via Rasi e Spinelli, Cesena Martedì 17-18, dopo la lezione (In genere prima e dopo le lezioni) Concordare direttamente altri momenti 1

2 Struttura del Corso Il corso sarà strutturato in due parti, indipendenti tra loro: 1. una parte di teoria (aritmetica computazionale, sistemi e architetture digitali, protocolli di comunicazione, memorie) 2. progettazione di reti digitali su dispositivi FPGA tramite il linguaggio di descrizione hardware VHDL 2

3 Parte 1 Corso di Teoria da svolgersi in aula. Verranno fornite dispense sulle lezioni svolte sul sito del corso. Testi di consultazione, reperibili in biblioteca: J.Rabaey, A.Chandrakasan, B.Nikolic: Digital Integrated Circuits: A design perspective / Circuti integrati digitali: l ottica del progettista 2 nd /3 rd Edition, Prentice Hall 2003 Slides delle lezioni del prof.rabaey (UC Berkeley), dal sito del testo. P.Spirito, Elettronica Digitale, 2ed., McGraw-Hill J. Hennessy, D. Patterson: Computer Architecture. A Quantitative Approach Morgan Kaufmann Publishers,

4 Parte 2 Esercitazioni da svolgersi nel laboratorio didattico di Via Venezia (tipicamente, venerdì mattina, ma non la prima settimana di corso!!) Le esercitazioni verteranno sul progetto di circuiti digitali su FPGA Altera. Sul sito del corso appariranno esercizi svolti e soluzioni. Il software per le esercitazioni e gratuito, e puo essere installato seguendo le istruzioni sul sito Testo di riferimento: Richard Geissler, Slavek Bulach VHDL Manual (online Università di Ulm, sito web del corso) 4

5 Forma dell Esame Prova scritta di Teoria (~2 h), nessun appunto/dispensa/libro concesso In genere 4 domande aperte sulle parti del corso. Prova pratica di progetto in laboratorio (2h), ogni tipo di documentazione e permesso (no calcolatori portatili) Le prove sono indipendenti, possono essere svolti lo stesso appello o separatamente (solitamente le prove si svolgono lo stesso giorno) Il voto finale e la media aritmetica dei due risultati 5

6 Appelli di Esame Ancora da stabilire. Probabilmente: Immediatamente dopo la fine delle lezioni Prima dell inizio dell ultimo ciclo di lezioni Altri due appelli a Giugno, Luglio Liste su Uniwex, Risultati sul sito del corso Da Settembre, appelli personalizzati su richiesta dello studente ogni 3,4 settimane, compatibilmente con il numero di persone. 6

7 Elettronica dei Sistemi Digitali L-A Università di Bologna, sede di Cesena F.Campi A.a

8 Sistemi Elettronici Digitali SISTEMA DIGITALE = Sistema che trasmette e/o mantiene informazione sotto forma di grandezza elettrica DISCRETA (rappresentata attraverso un valore FINITO) In pratica, I sistemi digitali utilizzano come unita di memorizzazione e comunicazione il BIT LOGICO (1,0) 8

9 Sistemi Digitali X(t) ALGORITMO (stato) Y(t) Applicazioni: Controllo di Sistemi/Processi fisici Elaborazione dei segnali Digitali (DSP Digital Signal Processing) 9

10 Architetture Digitali di Calcolo X(t) ALGORITMO Y(t) ASIC Architetture Programmabili (µp, DSP, MCU) FPGA 10

11 The First Computer The Babbage Difference Engine (1832) 25,000 parts cost: 17,470 11

12 ENIAC - The first electronic computer (1946) 12

13 The Transistor Revolution First transistor Bell Labs,

14 The First Integrated Circuits Bipolar logic 1960 s ECL 3-input Gate Motorola

15 Intel 4004 Micro-Processor transistors <1 MHz operation 15

16 Intel Pentium 4 Microprocessor million transistors >1.5 GHz 16

17 Moore s Law In 1965, Gordon Moore (Intel) noted that the number of transistors on a chip doubled every 18 to 24 months. He made a prediction that semiconductor technology will double its effectiveness every 18 months 17

18 Moore s Law LOG2 OF THE NUMBER OF COMPONENTS PER INTEGRATED FUNCTION Electronics, April 19, 1965.

19 1,000,000 K Transistor Counts 1 Billion Transistors 100,000 10,000 1, i486 Pentium i Courtesy, Intel Pentium III Pentium II Pentium Pro Projected Source: Intel 19

20 100 Die Size Growth Die size (mm) P6 486 Pentium proc ~7% growth per year ~2X growth in 10 years Year Die size grows by 14% to satisfy Moore s Law Courtesy, Intel 20

21 Frequency (Mhz) Frequency 8086 Doubles every 2 years P6 Pentium proc Year Courtesy, Intel 21

22 100 Power Dissipation Power (Watts) P6 Pentium proc Year Lead Microprocessors power continues to increase Courtesy, Intel 22

23 Not Only Microprocessors Cell Phone Small Signal RF Power RF Units Digital Cellular Market (Phones Shipped) M 86M 162M 260M 435M Power Management Analog Baseband Digital Baseband (DSP + MCU) (data from Texas Instruments) 23

24 A short list of embedded Anti-lock brakes Auto-focus cameras Automatic teller machines Automatic toll systems Automatic transmission Avionic systems Battery chargers Camcorders Cell phones Cell-phone base stations Cordless phones Cruise control Curbside check-in systems Digital cameras Disk drives Electronic card readers Electronic instruments Electronic toys/games Factory control Fax machines Fingerprint identifiers Home security systems Life-support systems Medical testing systems Modems MPEG decoders Network cards Network switches/routers On-board navigation Pagers Photocopiers Point-of-sale systems Portable video games Printers Satellite phones Scanners Smart ovens/dishwashers Speech recognizers Stereo systems Teleconferencing systems Televisions Temperature controllers Theft tracking systems TV set-top boxes VCR s, DVD players Video game consoles Video phones Washers and dryers systems And the list goes on and on 24

25 Challenges in Digital Design Microscopic Problems Ultra-high speed design Interconnect Noise, Crosstalk Reliability, Manufacturability Power Dissipation Clock distribution. Everything Looks a Little Different? Macroscopic Issues Time-to-Market Millions of Gates High-Level Abstractions Reuse & IP: Portability Predictability etc. and There s a Lot of Them! 25 25

26 Productivity Trends 10,000,000 10,000 1,000,000 1, , , , Logic Tr./Chip Tr./Staff Month. x x x x x x x x 58%/Yr. compounded Complexity growth rate 21%/Yr. compound Productivity growth rate 100,000,000 10,000,000 1,000, ,000 10,000 1, Complexity Logic Transistor per Chip (M) Productivity (K) Trans./Staff - Mo. Source: Sematech Complexity outpaces design productivity Courtesy, ITRS Roadmap 26

27 Why Scaling? Technology shrinks by 0.7/generation With every generation can integrate 2x more functions per chip; chip cost does not increase significantly Cost of a function decreases by 2x But How to design chips with more and more functions? Design engineering population does not double every two years Hence, a need for more efficient design methods Exploit different levels of abstraction 27

28 Design Abstraction Levels SYSTEM + MODULE GATE CIRCUIT S n+ G DEVICE n+ D 28

29 Design Metrics How to evaluate performance of a digital circuit (gate, block, )? Cost Reliability Scalability Speed (delay, operating frequency) Power dissipation Energy to perform a function 29

30 Cost of Integrated Circuits NRE (non-recurrent engineering) costs one-time cost factor design time and effort, mask generation Recurrent costs proportional to volume proportional to chip area silicon processing, packaging, test 30

31 Design challenge optimizing design metrics Common metrics Unit cost: the monetary cost of manufacturing each copy of the system, excluding NRE cost NRE cost (Non-Recurring Engineering cost): The one-time monetary cost of designing the system Size: the physical space required by the system Performance: the execution time or throughput of the system Power: the amount of power consumed by the system Flexibility: the ability to change the functionality of the system without incurring heavy NRE cost 31

32 Design challenge optimizing design metrics Common metrics (continued) Time-to-prototype: the time needed to build a working version of the system Time-to-market: the time required to develop a system to the point that it can be released and sold to customers Maintainability: the ability to modify the system after its initial release Correctness, safety, many more 32

33 NRE Cost is Increasing 33

34 Die Cost Single die Wafer Going up to 12 (30cm) From 34

35 Y Yield No. of good chips per wafer = 100% Total number of chips per wafer Wafer cost Die cost = Dies per wafer Die yield Defects 35

36 Fan-in and Fan-out N M Fan-out N Fan-in M 36

37 Delay Definitions V in 50% t V out t phl t plh 90% 50% 10% t t f t r 37

38 Ring Oscillator v 0 v 1 v 2 v 3 v 4 v 5 v 0 v 1 v 5 T = 2 t p N 38

39 A First-Order RC Network R vout vin C t p = ln (2) τ = 0.69 RC Important model matches delay of inverter 39

40 Power Dissipation Instantaneous power: p(t) = v(t)i(t) = V supply i(t) Peak power: P peak = V supply i peak Average power: 1 P ave = T ) V t+ T supply t+ T p( t dt = t t T i supply ( t) dt 40

41 Energy and Energy-Delay Power-Delay Product (PDP) = E = Energy per operation = P av t p Energy-Delay Product (EDP) = quality metric of gate = E t p 41

42 Dynamic Power vout C L E 0 1 T T Vdd = P( t)dt = V dd i supply ( t)dt = V dd C L dv out = C L V 2 dd E cap T T Vdd = P t cap ( )dt = V i t out cap ( )dt = C V dv L out out = C 2 L 2 V dd 42

43 Flow Graph Computazione nello SPAZIO (ASIC) Computazione nel TEMPO (Microprocessori) 43

44 Flow Graph Computazione nello SPAZIO attraverso blocchi PROGRAMMABILI (FPGA) 44

45 Architetture per elaborazione dati Architetture Programmabili(Microprocessori) Computazione nel tempo Inefficienza Elevato consumo di potenza lw $2,a lw $3,b addu $2,$2,$3 mul $2,$2,$2 lw $4,c lw $5,d lw $31,16($sp) addu $4,$4 $4,$5 sll $3,$4,1 addu $3,$3 $3,$4 lw $5,e subu $2,$2 $2,$3 addu $2,$2 $2,$5 sw $2,res 45

46 Architetture per elaborazione dati ASICs Computazione nello spazio Notevole sforzo di progetti, Alti NRE costs Bassa riusabilita, breve tempo di vita 46

47 Architetture per elaborazione dati FPGAs (Field Programmable Gate Arrays) Elaborazione nello spazio Programmazione VHDL, non familiare a sviluppatori in ambiente C/Matlab 47

48 Architetture per Elaborazione Dati 48