Elettronica per l'informatica 03/11/2005

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1 Contenuto dell unità D Dispositivi logici programmabili struttura e funzioni flusso di progetto Elettronica per telecomunicazioni 2 Lezione D4 Sistemi Digitali Dispositivi logici programmabili Sistemi embedded Circuiti integrati custom Tecnologie per dispositivi programmabili Architetture per dispositivi programmabili Logiche programmabili Analogiche programmabili I sistemi digitali attuali hanno complessità tale da renderne impossibile la realizzazione a partire da circuiti integrati standard per problemi di ingombro, consumo, velocità. Esistono circuiti che realizzano funzioni complesse (es. Microcontrollore, Periferica), ma se la funzione richiesta non è disponibile? Due possibilità: Circuiti Custom: progettati per risolvere un problema specifico (ASIC); Logiche programmabili: circuiti generici configurabili dall utente (FPGA). 3 4 Sistemi embedded Esempi di Sistemi Embedded Sistemi di elaborazione embedded Dove si trovano? Difficile da definire Qualunque apparato elettro-meccanico contiene al suo interno un sistema di elaborazione embedded Automobili, treni, aerei Macchine fotografiche, videocamere, televisori Elettrodomestici, elettromedicali Etc Miliardi di esemplari prodotti ogni anno Esempio: in un auto si possono mediamente trovare 50 unità (centraline) 5 Anti-lock brakes Auto-focus cameras Automatic teller machines Automatic toll systems Automatic transmission Avionic systems Battery chargers Camcorders Cell phones Cell-phone base stations Cordless phones Cruise control Curbside check-in systems Digital cameras Disk drives Electronic card readers Electronic instruments Electronic toys/games Factory control Fax machines Fingerprint identifiers Home security systems Life-support systems Medical testing systems Modems MPEG decoders Network cards Network switches/routers On-board navigation Pagers Photocopiers Point-of-sale systems Portable video games Printers Satellite phones Scanners Smart ovens/dishwashers Speech recognizers Stereo systems Teleconferencing systems Televisions Temperature controllers Theft tracking systems TV set-top boxes VCR s, DVD players Video game consoles Video phones Washers and dryers 6 Lezione E - DDM-CP 2005

2 Sistemi embedded Sistemi embedded Caratteristiche comuni dei sistemi embedded Basati su singole (o poche) funzioni eseguite ripetitivamente Condizioni stringenti : Bassa potenza Basso costo Piccole dimensioni Elevata frequenza di clock, etc Funzionamento in tempo reale Elaborazione continua senza ritardi in funzione di parametri esterni 7 Tecnologie utilizzabili: Processori General purpose Application specific Single purpose General purpose processor Application specific processor Desired functionality Single purpose processor 8 Sistemi embedded Tecnologie utilizzabili: Circuiti integrati Full custom VLSI Semi-cutom ASIC (standard cells, gate arrays) PLD (Programmable Logic Device) 0,000 Standard Logic CMOS Logic Programmable Logic ASIC,000 Logic transistors per chip (in millions) ASSP Other Standard Logic Simple PLD FPGA CPLD Gate Array Standard Cell Full Custom Le logiche programmabili sono dei circuiti che l utente può configurare in modo che svolgano funzioni diverse. Derivano dalle memorie, che sono l esempio più semplice di logica programmabile. Una memoria con N fili d indirizzo e M fili di dato può essere vista come un circuito che può essere programmato per realizzare M funzioni combinatorie diverse ognuna di N ingressi. Le memorie non sono abbastanza flessibili, per cui sono nate architetture che meglio si adattano alle esigenze del progettista hardware Il progettista può comprare il dispositivo e utilizzarlo immediatamente per prototipare Le connessioni posso essere programmate Sono disponibili architetture di diverso tipo Benefici Bassi costi di sviluppo Svantaggi Dispositivi più costosi e grandi dei chip custom Maggior consumo di potenza, minore Fclock 2 Lezione E - DDM-CP

3 Tecnologie tipiche EPROM EEPROM SRAM Architettura di cella Look-up table Tecnologia SRAM Prodotto di termini Tecnologie EPROM e EEPROM 3 Le logiche programmabili all inizio potevano realizzare semplici funzioni combinatorie o sequenziali (PLA/PAL) In seguito sono state realizzate architetture sempre più complesse, veloci e flessibili. La programmazione avviene definendo il valore di bit di memoria. Tali bit sono usati per: Controllare dei deviatori che possono stabilire: quale tra n funzioni deve essere selezionata per una determinata cella interna del dispositivo quali celle interconnettere tra loro Programmare la funzione combinatoria svolta da una Look-Up Table 4 Trend tecnologico Trend tecnologico µm - 2 level Al 5M transistors 5 MHz internal clock I/O - 30Mbs µm - 2 level Al 5M transistors 5 MHz internal clock I/O - 30Mbs 0.8µm - 7 level Al 200M transistors 00 MHz internal clock I/O -622Mbs DLL clock mgmt 266 MHz DDR interface 0.% partial reconf. 5 6 Architetture Trend tecnologico µm - 2 level Al 5M transistors 5 MHz internal clock I/O - 30Mbs µm - 7 level Al 200M transistors 00 MHz internal clock I/O -622Mbs DLL clock mgmt 266 MHz DDR interface 0.% partial reconf nm - 0 level Cu 2B transistors 750 MHz internal clock.5 GHz processor Mixedsignalblocks I/O - 0Gbs Variousclock mgmt modules with <50ps clock skew 750 MHz QDR interface 35% partial reconf. FPGA permettono: Facile verifica e risoluzione dei bottleneck Progetto incrementale Hardware/software co-design Upgrade dell hardware sul campo Facile riconfigurazione dell hardware per ogni applicazione I processori offrono flessibilià ma a prestazioni ridotte Gli ASIC non possono offrire questa flessibilità 7 8 Lezione E - DDM-CP

4 Input Piano OR Architetture Matrice di porte AND programmabili connesse selettivamente a porte OR PLA Tabella di Programmazione Piano AND F = AB + AC+ ABC F = AC+ BC 2 Output 9 20 PAL Combinatoria PAL sequenziale Clock OE D Q I/O Q Matrice di porte AND programmabili connesse a porte OR fisse I 2 22 Esercizio: PLD CPLD: Altera MAX 7000 CHE FUNZIONI REALIZZANO LE USCITE DELLA PLA? I I2 I3 I4 O O2 O3 O4 O = I2 I3 + I3 I4 ; O2 = I I4 + I I2 ; O3 = I I2 ; O4 = I2 I3 + I I Lezione E - DDM-CP

5 DIN F' G' G' DIN F' G' F' S/R Con trol S/R Control SD D Q RD EC SD D Q RD EC Elettronica per l'informatica 03//2005 Logiche programmabili: FPGA - I Logiche programmabili : FPGA - II DALLE PRIME PLD AD OGGI L INTEGRAZIONE HA PERMESSO DI REALIZZARE CIRCUITI LOGICI PROGRAMMABILI MOLTO COMPLESSI. SI CHIAMANO FIELD-PROGRAMMABLE-GATE- ARRAY (FPGA) E STANNO PRATICAMENTE RIMPIAZZANDO I CIRCUITI REALIZZATI CON LE FAMIGLIE LOGICHE TRADIZIONALI. CELLE LOGICHE PROGRAMMABILI INTERCONNESSIONI PROGRAMMABILI AD OGGI SONO DISPONIBILI SUL MERCATO FPGA CON DIVERSI MILIONI (!!!) DI GATE PROGRAMMABILI E CON DIVERSE CENTINAIA DI KBIT DI MEMORIA. LAVORANO A CENTINAIA DI MHz CON PIU DI 500 PIN DI I/O!! DEVICE XCV200E XCV600E SYSTEM GATES LOGIC GATES DIFF I/O PAIRS USER I/O BLOCK RAM Bits DISTRIB RAM Bits CELLE DI I/O PROGRAMMABILI XCV2000E XCV3200E XC4000 Architecture Configurable Logic Blocks (CLBs) CLB CLB Switch Matrix CLB CLB Programmable Interconnect G4 G3 G2 G G Func. Gen. C C2 C3 C4 H DIN S/R EC Vcc Slew Passive Rate Pull-Up, Control Pull-Down D Q Output Buffer Input Buffer Q D Delay I/O Blocks (IOBs) Pad G4 G3 G2 G F4 F3 F2 F G Func. Gen. F Func. Gen. H Func. Gen. C C2 C3 C4 H DIN S/R EC DIN F' G' G' DIN F' G' S/R Control S/R Control SD D Q EC RD SD D Q Y F4 F3 F2 F K F Func. Gen. H Func. Gen. Y X K F' EC RD X Configurable Logic Blocks (CLBs) I/O Blocks (IOBs) Logiche programmabili: FPGA - III Slew Rate Control Passive Pull-Up, Pull-Down Vcc D Q Output Buffer Pad Q D Delay Input Buffer Xilinx XC Lezione E - DDM-CP

6 Logiche programmabili Logiche programmabili 3 32 Logiche programmabili Programmazione di FPGA: EPROM Programmazione di FPGA: AntiFuse Programmazione: Metal-Metal AntiFuse Lezione E - DDM-CP

7 Programmazione di FPGA: SRAM FPGA: stato dell arte 37 Altera e Xilinx dominano il mercato, con alcuni altri prodotti quali Actel, QuickLogic, Lattice e Atmel che vengono utilizzati in applicazioni specifiche Tecnologia dominante è la SRAM Actel ha introdotto tecnologia su Flash, che permette di avere velocità, dimensioni ridotte e non volatilità, caratteristiche dell AntiFuse, però con una tecnologia più semplice e standard Introdotti Core già progettati per blocchi quali interfacce di I/O (ad es. PCI) Interfacce di rete Semplici processori RISC DSP 38 FPGA: nuove architetture Il Routing è il problema maggiore: Livellimultiplidi metal Nuovi metodi per i Cross Points e le interconnessioni punto-punto CLB rimangono simili, con l aggiunta, alle LUT ed ai Mux, di blocchi quali Sommatori e Sottrattori per realizzare architetture DSP Elettronica per telecomunicazioni Indice della lezione D5 Stili di progettazione Stili di progettazione con dispositivi logici programmabili Linguaggi di descrizione dell hardware Esempio di design-entry, compilazione, simulazione e download Utilizzo di tool di progettazione Dall idea al download su logica Stili di progettazione comune Gruppo di lavoro Ottimizzazione Portabilità su diverse tecnologie Migrazione e/o ingegnerizzazione Prestazioni dettate dalla tecnologia e non dal progetto Regole base per un buon progetto 4 42 Lezione E - DDM-CP

8 Stili di progettazione comune Portabilità Metodi utilizzati a livello di design-entry Grafico Utilizzo di simboli classici Librerie di componenti parametrizzati (LPM) Migrazione da altre tecnologie Testuale Linguaggi di descrizione dell hardware Equation Descrizione algebrica delle funzionalità Regole di progetto portabile Livello di descrizione Nel caso del Comportamentale Strutturale Utilizzo di librerie Customizzate dal produttore Ottimizzate Dedicate però alla tecnologia e alla componentistica che si sta utilizzando nel progetto corrente (pericolo!) Regole base di progetto Regole base per un buon progetto Clock Unico segnale con vari ENABLE dislocati nelle diverse celle Glitch Eventi della durata di pochi ns Evitare che i LATCH vengano pilotati direttamente da logica combinatoria senza rilettura Skew Utilizzo di linee non dedicate per la distribuzione dei segnali di clock Elettronica per telecomunicazioni Indice della lezione D5 Stili di progettazione con dispositivi logici programmabili Linguaggi di descrizione dell hardware Esempio di design-entry, compilazione, simulazione e download Fasi: Design Entry (immissione dati) Simulazione funzionale (verifica) Sintesi (compilazione fase I) Fitting (compilazione fase II) Analisi statica dei ritardi (analisi prestazioni) Simulazione timing (verifica post-compilazione) Download (programmazione del dispositivo) Lezione E - DDM-CP

9 Design Entry DESIGN ENTRY SINTESI SIMULAZIONE Dalle specifiche di progetto alla realizzazione della rete logica Diverse tecnologie disponibili: Grafico Testuale Equation C = A AND B NO FUNZIONA? SI PROGRAMMAZIONE FPGA 49 ENTITY decoder IS PORT (num : IN INTEGER RANGE 0 TO 5; a,b,c,d,e,f,g : OUT BIT); END decoder; 50 Simulazione Sintesi e fitting Funzionale Generazione dei vettori di test Verifica della corretta evoluzione del funzionamento Non tiene conto dei ritardi (oppure ha ritardi unitari) Timing Utilizza gli stessi vettori della simulazione funzionale Back-annotation Ritardi dovuti al placement e al routing (possibilità Operazioni eseguite durante la compilazione (esempio di MAX+plus II di ALTERA): Verifica sintattica Ottimizzazione Placement & routing Fusemap Creazione Partizionamento Estrazione base dati parametri di una simulazione intermedia) post-compilazione 5 52 Analisi dei ritardi Analisi dei ritardi Critical path Massima frequenza di funzionamento Lezione E - DDM-CP

10 Floorplanning Ottimizzazione delle prestazioni Customizzazione avanzata di progetto Elettronica per telecomunicazioni Indice della lezione D5 Linguaggi di descrizione dell hardware Stili di progettazione con dispositivi logici programmabili Linguaggi di descrizione dell hardware Esempio di design-entry, compilazione, simulazione e download Linguaggi in grado di portare ad una simulazione e sintesi di circuiti digitali (ma non solo...) NON SONO linguaggi di programmazione Paralleli vs. Sequenziali Prestazioni legate allo stile di descrizione e alle qualità dei compilatori Linguaggi di descrizione dell hardware VERILOG HDL (984 Gateway Design Automation) (987 US Dept. Of Defense) ABEL (sviluppato dalla Data I/O Corporation e adesso detenuto da Lattice Semiconductor) AHDL (linguaggio proprietario di ALTERA) CUPL (linguaggio proprietario di Logical Devices, Inc.) Handel C (Celoxica) Il è un linguaggio per la sintesi automatica e la simulazione di circuiti digitali : VHSIC Hardware Description Language VHSIC: Very High Speed Integrated Circuit Standardizzato nel 993 (IEEE standard ) Lezione E - DDM-CP

11 Simulazione Livello comportamentale (behavioural) Il componente viene descritto con il suo comportamento ingresso-uscita Livello strutturale (RTL o gate) Il componente viene descritto connettendo tra loro piu blocchi Sintesi logica A partire generalmente dalla descrizione RTL Vantaggi Unico ambiente per simulazione e sintesi Portabilità: la maggior parte dei CAD di progettazione per FPGA o ASIC accettano il in ingresso Svantaggi Ottimizzazione della sintesi poco controllabile Perdita di portabilità se si utilizzano celle proprietarie 6 62 Il NON E un linguaggio di programmazione (C, Java, Pascal, etc...) Presenta alcune caratteristiche fondamentali: TIMING: gestione dei tempi di propagazione dei segnali CONCURRENCY: capacità di simulare lo svolgimento di più operazioni contemporanee (programmazione parallela ). Elementi fondamentali: ENTITY: è l interfaccia esterna del componente ARCHITECTURE: è la descrizione funzionale del componente PACKAGE: insieme di definizioni (tipi, costanti e/o operatori) LIBRARY: insieme di componenti o package Elementi fondamentali ENTITY ENTITY ARCHITECTURE ARCHITECTURE maxpld OF casting IS BEGIN IF (op > 6) THEN result = 6 ELSE result = 0 END IF; OUTPUT ARCHITECTURE ARCHITECTURE 2 ARCHITECTURE N END maxpld; INPUT Lezione E - DDM-CP 2005

12 LIBRARY IEEE; USE IEEE.std_logic_64.all; Inclusione di librerie LIBRARY IEEE; USE IEEE.std_logic_64.all; Inclusione di librerie ENTITY seg IS PORT (num : IN INTEGER RANGE 0 TO 5; a,b,c,d,e,f,g : OUT BIT); END seg; Specifiche di interfaccia LIBRARY IEEE; USE IEEE.std_logic_64.all; ENTITY decoder IS PORT (num : IN INTEGER RANGE 0 TO 5; a,b,c,d,e,f,g : OUT BIT); END decoder; ARCHITECTURE pippo OF decoder IS BEGIN WITH num SELECT a <= '0' WHEN , '' WHEN 4 3; WITH num SELECT b <= '0' WHEN , '' WHEN ; WITH num SELECT c <= '0' WHEN , '' WHEN ; END pippo; Inclusione di librerie Specifiche di interfaccia Specifiche architetturali 69 Tipi INTEGER, BIT, BOOLEAN BIT_VECTOR, INTEGER RANGE a TO b STD_LOGIC, STD_LOGIC_VECTOR Tipi definiti dall utente Combinatorio e sequenziale Assegnazione concorrente (operatore <=): valida SEMPRE (logica combinatoria) Logica sequenziale: PROCESS 70 - ESEMPI Logica combinatoria ENTITY comb IS PORT (a, b: IN BIT; c: OUT BIT ); END comb; ARCHITECTURE max OF comb IS BEGIN c <= a AND b; END max; Logica sequenziale ENTITY reg IS PORT (d, clk: IN BIT; q: OUT BIT ); END reg; ARCHITECTURE max OF reg IS BEGIN PROCESS BEGIN WAIT UNTIL clk = ; q <= d; END PROCESS END max; 7 Lezione E - DDM-CP