Introduzione alla sintesi comportamentale

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1 Introduzione alla sintesi comportamentale Valentino Liberali Università degli Studi di Milano Dipartimento di Tecnologie dell Informazione Via Bramante 65, Crema, Italy Tel.: ; Fax: Aggiornamento: 7 Marzo 2001 Sommario q Sintesi e verifica q VHDL v Comportamento v Tempo v Struttura q VHDL sintetizzabile q Esempi q Riferimenti bibliografici Introduzione alla Sintesi Comportamentale - Valentino Liberali 2

2 Sintesi e verifica (1) DOMINIO COMPORTAMENTALE DOMINIO STRUTTURALE SINTESI: q Traduzione da dominio comportamentale a dominio strutturale q Traduzione da dominio strutturale a dominio fisico DOMINIO FISICO VERIFICA: q Simulazione comportamentale q Simulazione logica q Controllo della correttezza del layout q Confronto tra layout e schema Introduzione alla Sintesi Comportamentale - Valentino Liberali 3 Sintesi e verifica (2) 1 COMPORTAM. 2 A C FISICO B 3 D D STRUTT. 4 4 q Descrizione comportamentale A Verifica comportamentale 2 Sintesi automatica (generazione dello schema) B Verifica (simulazione) 3 Generazione automatica del layout C Verifica della correttezza del layout (DRC, ERC) 4 Estrazione dello schema circuitale dal layout D Verifica della correttezza del layout (LVS) 4 Estrazione dei parassiti (backannotation) D Simulazione post-layout Introduzione alla Sintesi Comportamentale - Valentino Liberali 4

3 Descrizione comportamentale: linguaggi q Collettivamente prendono il nome di HDL = Hardware Description Language q VHDL = VHSIC Hardware Description Language v VHSIC = Very High Speed Integrated Circuit q Verilog HDL Introduzione alla Sintesi Comportamentale - Valentino Liberali 5 VHDL (1) q Scopo: Mettere il progettista in grado di affrontare la complessità di un progetto attraverso una descrizione semplice q Strumento: Linguaggio standard (IEEE 1076) che permette la descrizione a diversi livelli di astrazione Introduzione alla Sintesi Comportamentale - Valentino Liberali 6

4 VHDL (2) q VHSIC = Very High Speed Integrated Circuit v Progetto di ricerca lanciato nel 1980 dal governo USA q Sviluppo di progetti q Riutilizzo di progetti q Scambio di documentazione J Standard pubblico J Supporto per diverse metodologie progettuali J Indipendenza dalla tecnologia J Differenti possibilità di rappresentazioni Introduzione alla Sintesi Comportamentale - Valentino Liberali 7 Astrazione q Caratteristiche comportamentali q Caratteristiche temporali q Caratteristiche strutturali q Unico linguaggio J Possibilità di combinare più caratteristiche Introduzione alla Sintesi Comportamentale - Valentino Liberali 8

5 Modellizzazione comportamentale (1) q Interpretazione funzionale ingresso sistema digitale uscita q Un sistema digitale v opera su valori discreti v è un insieme di operazioni su valori v può essere descritto come un cammino di segnali processo ( process ) q Un processo è definito tramite un insieme di istruzioni (come un programma in C o in Pascal) Introduzione alla Sintesi Comportamentale - Valentino Liberali 9 Modellizzazione comportamentale (2) q Descrizione di tipo black-box q Descrizione limitata alle relazioni tra ingresso e uscita q Nessun riferimento alla tecnologia utilizzata per la realizzazione q Modello puramente matematico delle non idealità (come i ritardi) v Esempio: y = a + b AFTER 2 ns; v Il ritardo è specificato dall istruzione VHDL AFTER v La simulazione comportamentale considera ritardo, ma non c è nessuna informazione relativa alla causa che lo ha generato. Introduzione alla Sintesi Comportamentale - Valentino Liberali 10

6 Modellizzazione comportamentale (3) q Un sistema suddiviso in sottosistemi è descritto mediante un insieme di processi q Poiché tutti i sottosistemi sono contemporaneamente attivi, il modello deve prevedere l esecuzione contemporanea dei programmi ( processi concorrenti ) q La comunicazione tra processi è assicurata dai segnali (percorsi unidirezionali dei dati) C A S D B Introduzione alla Sintesi Comportamentale - Valentino Liberali 11 Segnale q È un percorso unidirezionale dei dati tra due processi sistema 1 (processo 1) segnale sistema 2 (processo 2) q È di tipo definito (bit, intero, reale, ) q Può avere solo valori di quel tipo q Il VHDL non prevede nessuna conversione implicita! Introduzione alla Sintesi Comportamentale - Valentino Liberali 12

7 Processo q È attivato da un evento (tempo oppure cambiamento di valore di un segnale d ingresso a cui il processo è sensibile) q I segnali che attivano un processo sono contenuti nella sensitivity list del processo q È descritto con un insieme di istruzioni q Le istruzioni vengono eseguite sequenzialmente q Al termine il processo viene sospeso, cioè messo in stato di attesa ( wait ) dell evento successivo Introduzione alla Sintesi Comportamentale - Valentino Liberali 13 Modellizzazione del tempo q Ogni processo è basato su una descrizione di tipo stimolo Í risposta q La risposta di un processo può costituire uno stimolo per altri processi q I processi sono concorrenti, ma devono poter essere simulati anche su elaboratori non paralleli ÍNecessità di un meccanismo di sincronizzazione dei processi Introduzione alla Sintesi Comportamentale - Valentino Liberali 14

8 Sincronizzazione dei processi q Tempo della simulazione indipendente dal clock dell elaboratore q Lista degli eventi ordinata secondo il tempo della simulazione q Ogni segnale ha la sua lista degli eventi : coppie tempo/valore (t i, v i ) ordinate per tempi crescenti q All istante t i il segnale assume il valore v i e lo mantiene fino al tempo t i+1 Introduzione alla Sintesi Comportamentale - Valentino Liberali 15 Ciclo di simulazione (1) q Al tempo t i (il primo nella lista degli eventi): v Vengono aggiornati i valori dei segnali che cambiano a t = t i ( update ) v Vengono eseguiti i processi sensibili ai segnali che cambiano v L esecuzione dei processi può causare transizioni che attivano altri processi v Il ciclo termina quando tutti i processi sono sospesi (in stato di wait ) q Aggiornamento al tempo t i+1 INIZIO CICLO "UPDATE" ESECUZIONE PROCESSI TRANSIZIONI No FINE CICLO Aggiornamento del tempo di simulazione NUOVO CICLO Sì Introduzione alla Sintesi Comportamentale - Valentino Liberali 16

9 u 1 ingressi x 2 x 1 A B u 2 y 2 Ciclo di simulazione (2) x 1 x 2 ( x1, y1 ) = F1 ( u1, x2 ) ( x2, y2 ) = F2 ( u2, x1 ) uscite y 1 q I processi A e B sono concorrenti, ma vengono simulati i tempi diversi (se l elaboratore non è parallelo) q Il risultato della simulazione deve essere lo stesso, indipendentemente dall ordine di simulazione dei processi A e B q Se A e B non introducono ritardo, il simulatore introduce un ritardo fittizio δ ( unit delay ) v Le transizioni delle uscite avvengono sempre in un tempo successivo al tempo di simulazione Introduzione alla Sintesi Comportamentale - Valentino Liberali 17 Ciclo di simulazione (3) q Il ritardo fittizio δ ( unit delay ) garantisce la concorrenza dei processi in simulazione q Ogni processo viene simulato una sola volta durante un ciclo di simulazione q Al termine del ciclo si esegue l aggiornamento dei valori senza incrementare il tempo di simulazione t 1 +δ = t 1 Introduzione alla Sintesi Comportamentale - Valentino Liberali 18

10 Modellizzazione della struttura q Un sistema può essere diviso in sottosistemi che comunicano tramite segnali q Le comunicazioni in ingresso e in uscita avvengono attraverso le porte ( port ) v La definizione di una porta è la dichiarazione di un segnale v La porta può essere di ingresso oppure di uscita S In1 In2 In1 Out1 S1 In2 Out2 In1 In2 S2 Out1 Out1 Introduzione alla Sintesi Comportamentale - Valentino Liberali 19 Sintassi VHDL q Ogni oggetto deve essere dichiarato come entità ( entity ): black box dotata di porte per i segnali q Ogni oggetto può essere descritto internamente in uno o più modi q La descrizione interna dell entità prende il nome di architettura ( architecture ) q Le architetture possono essere di tipo comportamentale o strutturale, a diversi livelli di accuratezza Introduzione alla Sintesi Comportamentale - Valentino Liberali 20

11 Sintesi comportamentale q Traduzione da dominio comportamentale a dominio strutturale v Vincoli temporali v Vincoli di area v Vincoli sulla potenza dissipata q Programma di sintesi ( compilatore ): v Operazioni matematiche e logiche tradotte in circuitali v Scelta dello schema più idoneo al rispetto dei vincoli schemi Introduzione alla Sintesi Comportamentale - Valentino Liberali 21 VHDL sintetizzabile q Non tutte le istruzioni del VHDL possono essere tradotte in uno schema circuitale q Il sottoinsieme del VHDL che può essere tradotto prende il nome di VHDL sintetizzabile v Esempio: v y = a + b; ½ La somma è sintetizzabile perché il compilatore è in grado di descrivere un sommatore a più bit nel dominio strutturale v y = a + b AFTER 2 ns; ½ Il ritardo (istruzione AFTER ) non è sintetizzabile Introduzione alla Sintesi Comportamentale - Valentino Liberali 22

12 Descrizione RTL qrtl = Register Transfer Language q È un HDL che comprende i seguenti elementi: v Controllo (if-then-else, case) v Iterazione (for, while) v Gerarchia v Bit e parole a più bit (o vettori di bit) v Sequenza e parallelo di operazioni v Specificazione e allocazione di registri v Operazioni aritmetiche, logiche e di confronto q Sintassi di tipo: Y A + B oppure Y0 C A 2 (somma di parole a più bit) (operazione logica su bit) Introduzione alla Sintesi Comportamentale - Valentino Liberali 23 Sintesi RTL q A ciascun elemento RTL è associata una struttura, oppure più strutture con diverse prestazioni Elemento del linguaggio RTL schema circuitale 1 schema circuitale N q Esempi: v istruzione di controllo case Í multiplexer v operatore + (somma aritmetica) Í circuito sommatore Introduzione alla Sintesi Comportamentale - Valentino Liberali 24

13 Esempio: sommatore a 1 bit q Descrizione dell entità Single-bit adder library IEEE; use IEEE.std_logic_1164.all; entity adder is port (a : in std_logic; b : in std_logic; cin : in std_logic; sum : out std_logic; cout : out std_logic); end adder; Introduzione alla Sintesi Comportamentale - Valentino Liberali 25 Esempio: sommatore a 1 bit qdescrizione comportamentale RTL architecture rtl of adder is begin sum <= (a xor b) xor cin; cout <= (a and b) or (cin and a) or (cin and b); end rtl; Introduzione alla Sintesi Comportamentale - Valentino Liberali 26

14 Esempio: sommatore a 1 bit q Descrizione strutturale use work.gates.all; architecture structural of adder is signal xor1_out, and1_out, and2_out, or1_out : std_logic; begin xor1: xorg port map( in1 => a, in2 => b, out1 => xor1_out); xor2: xorg port map( in1 => xor1_out, in2 => cin, out1 => sum); and1: andg port map( in1 => a, in2 => b, out1 => and1_out); or1: org port map( in1 => a, in2 => b, out1 => or1_out); and2: andg port map( in1 => cin, in2 => or1_out, out1 => and2_out); or2: org port map( in1 => and1_out, in2 => and2_out, out1 => cout); end structural; Introduzione alla Sintesi Comportamentale - Valentino Liberali 27 Esempio: libreria di celle package with component declarations library IEEE; use IEEE.std_logic_1164.all; package gates is component andg generic (tpd_hl : time := 1 ns; tpd_lh : time := 1 ns); port (in1, in2 : std_ulogic; out1 : out std_ulogic); end component; component org generic (tpd_hl : time := 1 ns; tpd_lh : time := 1 ns); port (in1, in2 : std_logic; out1 : out std_logic); end component; component xorg generic (tpd_hl : time := 1 ns; tpd_lh : time := 1 ns); port (in1, in2 : std_logic; out1 : out std_logic); end component; end gates; -- and gate library IEEE; use IEEE.std_logic_1164.all; entity andg is generic (tpd_hl : time := 1 ns; tpd_lh : time := 1 ns); port (in1, in2 : std_ulogic; out1 : out std_ulogic); end andg; architecture only of andg is begin p1: process(in1, in2) variable val : std_logic; begin val := in1 and in2; case val is when 0 => out1 <= 0 after tpd_hl; when 1 => out1 <= 1 after tpd_lh; when others => out1 <= val; end case; end process; end only; Introduzione alla Sintesi Comportamentale - Valentino Liberali 28

15 Esempio: sommatore a N bit q Descrizione dell entità N-bit adder -- The width of the adder is determined by generic N library IEEE; use IEEE.std_logic_1164.all; entity addern is generic(n : integer := 16); port (a : in std_logic_vector(n downto 1); b : in std_logic_vector(n downto 1); cin : in std_logic; sum : out std_logic_vector(n downto 1); cout : out std_logic); end addern; Introduzione alla Sintesi Comportamentale - Valentino Liberali 29 Esempio: sommatore a N bit q Descrizione comportamentale architecture behavioral of addern is begin p1: process(a, b, cin) variable vsum : std_logic_vector(n downto 1); variable carry : std_logic; begin carry := cin; for i in 1 to N loop vsum(i) := (a(i) xor b(i)) xor carry; carry := (a(i) and b(i)) or (carry and (a(i) or b(i))); end loop; sum <= vsum; cout <= carry; end process p1; end behavioral; Introduzione alla Sintesi Comportamentale - Valentino Liberali 30

16 Esempio: sommatore a N bit q Descrizione strutturale architecture structural of addern is component adder port (a : in std_logic; b : in std_logic; cin : in std_logic; sum : out std_logic; cout : out std_logic); end component; signal carry : std_logic_vector(0 to N); begin carry(0) <= cin; cout <= carry(n); -- instantiate a -- single-bit adder -- N times gen: for I in 1 to N generate add: adder port map( a => a(i), b => b(i), cin => carry(i - 1), sum => sum(i), cout => carry(i)); end generate; end structural; Introduzione alla Sintesi Comportamentale - Valentino Liberali 31 Esempio: verifica del sommatore a N bit type test_record_t is record q Test bench a : std_logic_vector(n downto 1); b : std_logic_vector(n downto 1); cin : std_logic; sum : std_logic_vector(n downto 1); cout : std_logic; end record; type test_array_t is array(positive range <>) of test_record_t; constant test_patterns : test_array_t := ( (a => " ", b => " ", cin => 0, sum => " ", cout => 0 ), (a => " ", b => " ", cin => 0, sum => " ", cout => 0 ), (a => " ", b => " ", cin => 1, sum => " ", cout => 0 ), (a => " ", b => " ", cin => 0, sum => " ", cout => 0 ), (a => " ", b => " ", cin => 0, sum => " ", cout => 0 ), (a => " ", b => " ", cin => 1, sum => " ", cout => 0 ), (a => " ", b => " ", cin => 0, sum => " ", cout => 0 ), (a => " ", b => " ", cin => 1, sum => " ", cout => 1 ), (a => " ", b => " ", cin => 0, sum => " ", cout => 0 ), (a => " ", b => " ", cin => 0, sum => " ", cout => 0 ) ); Introduzione alla Sintesi Comportamentale - Valentino Liberali 32

17 Esempio: verifica del sommatore a N bit test: process variable vector : test_record_t; q Esecuzione del test variable found_error : boolean := false; begin for i in test_patterns range loop vector := test_patterns(i); -- apply the stimuls a <= vector.a; b <= vector.b; cin <= vector.cin; -- wait for the outputs to settle wait for 100 ns; -- check the results if (sum /= vector.sum) then assert false report "Sum is " & to_string(sum) & ". Expected " & to_string(vector.sum); found_error := true; end if; end loop; end process; Introduzione alla Sintesi Comportamentale - Valentino Liberali 33 Riferimenti bibliografici q N. H. E. Weste and K. Eshraghian. Principles of CMOS VLSI Design (2nd edition). Addison-Wesley, Reading, MA, USA, q R. Lipsett, C. Schaefer, and C. Ussery. VHDL: Hardware Description and Design. Kluwer Academic Publishers, Norwell, MA, USA, q K. Shakill. VHDL for Programmable Logic. Addison- Wesley, Reading, MA, USA, Introduzione alla Sintesi Comportamentale - Valentino Liberali 34