Lezione E1 - CP

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1 Contenuto dell unità E Memorie RAM ROM, EPROM, EEPROM, Flash Elettronica per l informatica Dispositivi logici programmabili struttura e funzioni flusso di progetto Memorie 1 2 Indice della lezione E1 Memorie RAM ROM, EPROM, EEPROM, Flash Memorie RAM RAM = Random Access Memory Cioè una memoria che permette l accesso in lettura e scrittura a tutte le proprie celle, con tempi di accesso identici Le informazioni sono memorizzate in Word che sono tipicamente lunghe multipli di 8 bit 3 4 Operazioni di Lettura/Scrittura Una operazione di scrittura (Write) consiste in: 1. Invio dell indirizzo binario della parola desiderata alle linee di Address della memoria Bus Indirizzi 2. Invio dei dati binari che devono essere immagazzinati nella memoria alle linee di ingresso dati Bus Dati 3. Attivazione dell ingresso di Write Una operazione di lettura (Read) consiste in: 1. Invio dell indirizzo binario della parola desiderata alle linee di Address della memoria 2. Attivazione dell ingresso di Read 5 Segnali di Controllo Le memorie sono organizzate in Banchi Sulla circuiteria della memoria è contenuta anche la sezione di controllo della memoria che solitamente sono I segnali Read/Write Chip Select 6 Lezione E1 - CP

2 Temporizzazione Cicli per operazione in memoria Tempo di accesso: è relativo ad una operazione di lettura ed è il più grande intervallo di tempo che intercorre tra l applicazione degli indirizzi ed il trasferimento del dato sul Bus Dati Tempo di scrittura: è relativo ad una operazione di scrittura ed è il tempo necessario, dopo l applicazione degli indirizzi, per la memorizzazione del dato nella memoria CPU a 50MHz 20 ns Memoria con Tempo Accesso 65 ns e Tempo Scrittura 75 ns Numero di colpi di Clock per una operazione di memoria max{ t t accesso Clock, t scrittura } max{65ns,75ns} = = 3,75 = 4 20 ns 7 8 Diagramma di Temporizzazione Tipi di RAM Tempo di Scrittura Tempo di Accesso Le memorie RAM possono essere: 1. Statiche (SRAM). Sono composte da Latch interni che memorizzano le informazioni binarie e che rimangono valide per tutto il tempo in cui la memoria è alimentata 2. Dinamiche (DRAM). Immagazzinano l informazione attraverso delle cariche in un condensatore Il condensatore tende a scaricarsi REFRESH!! Consumo ridotto di potenza Maggior capacità Sono più lente delle SRAM Sono entrambe dette memorie volatili, in quanto perdono l informazione se non alimentate, al contrario delle memorie non volatili (vedremo le ROM) 9 10 Cella SRAM Bit Slice di una RAM Lezione E1 - CP

3 Chip di RAM a 16 Word x 1 bit Coincident Selection Cella DRAM Diagramma a blocchi DRAM Bit Slice di DRAM Timing DRAM Lezione E1 - CP

4 Tecniche di Refresh per DRAM Banco Memoria RAM Refresh del solo segnale RAS Inviato indirizzo di riga ed attivazione con RAS. Indirizzi forniti da DRAM Controller Refresh con CAS e successivo RAS Attivato prima CAS e mantenuto basso. Diversi cicli di refresh si fanno agendo sulle righe col RAS. Gli indirizzi di riga arrivano da un contatore di refresh Refresh Nascosto Eseguito ad ogni accesso alla colonna. Come nel caso precedente il CAS è mantenuto attivo mentre si fanno variare RAS ed indirizzo di riga SDRAM DDR-RAM Synchronous DRAM, o SDRAM,sono le memorie oggi più comuni per PC I chip di memoria sono organizzati in moduli connessi alla CPU attraverso un Bus a 64 bit (8 Byte) Le velocità sono indicate in MHz: le memorie PC66, PC100 e PC133 lavorano a 66MHz, 100MHz e 133MHz rispettivamente Il bandwidth di memoria si può calcolare moltiplicando il numero di trasferimenti al secondo per la dimensione di ogni trasferimento Le PC100 possono trasferire fino a 800MB al secondo (100MHz x 8 bytes/ciclo). Le PC133 trasferiscono oltre 1 GB al secondo (from amazon.com) 21 Un nuovo tipo di memorie sono le Double Data Rate, o DDR-RAM. Sono simili alle SDRAM, eccetto che i dati sono trasferiti su entrambi I fronti di clock. Per bus a MHz, la velocità apparente della memoria può essere di MHz. Sono denominate, con un pò di confusione, PC1600 e PC2100 RAM, perchè 200MHz x 8 bytes/cycle = 1600MB/s 266MHz x 8 bytes/cycle = 2100MB/s. Le DDR-RAM hanno consumo inferiore in quanto rispetto alle SDRAM utilizzano una alimentazione di 2.5V invece di 3.3V. Sono quindi ottimali per Notebook e dispositivi portatili 22 RDRAM Indice della lezione E1 Le RDRAM hanno un Data Bus di solo 16 bit Lavorano però a 400MHz, ed I dati possono essere trasferiti su entrambi i fronti Lavorano quindi fino ad un massimo transfer rate di 1.6GB al secondo Si possono implementare due canali di memoria, raggiungendo quindi i 3.2GB/s di bandwidth. Memorie RAM ROM, EPROM, EEPROM, Flash (from amazon.com) Lezione E1 - CP

5 Memorie ROM Tipologie di ROM Le memorie ROM (Read Only Memory) sono dispositivi che memorizzano il dato in modo permanente, anche nel caso venga tolta l alimentazione Sono quindi memorie non volatili ROM: Read Only Memory PROM: Programmable Read Only Memory EPROM: Erasable Programmable Read Only Memory EEPROM/E 2 PROM: Electrically Erasable Programmable ROM ROM: Read-Only Memory Esempio: 8 x 4 ROM Memoria non volatile Può essere letta, ma non può essere scritta, da un processore in un sistema embedded Tradizionalmente viene scritta, cioè programmata, prima di essere inserita nel sistema embedded Usi: Contenere il programma software per un processore general-purpose Memorizzare dati costanti per l applicazione Implementare circuiti combinatori enable A 0 A k-1 External view 2 k n ROM Q n-1 Q 0 27 Linee orizzontali = words Linee verticali = dati Il decoder fissa la linea della parola 2 a 1 se l indirizzo di ingresso è 010 Le linee di dato Q3 and Q1 vanno a 1 perché c è una connessione programmata con la linea della parola 2 La parola 2 non è connessa con le linee di dato Q2 and Q0 L uscita vale 1010 enable A 0 A 1 A decoder programmable connection Internal view 8 4 ROM word 0 word 1 word 2 word line data line wired-or Q 3 Q 2 Q 1 Q 0 28 Implementazione di funzioni combinatorie Mask-programmed ROM Qualunque circuito combinatorio di n funzioni delle stesse k variabili può essere implementato con una ROM 2^k x n Truth table Inputs (address) Outputs y z a b c enable c b a y 8 2 ROM z word 0 word 1 word 7 Connessioni programmata in fabbrica insieme di maschere Minima write ability solo una volta Massima durata della memorizzazione i bit non cambiano a meno di danneggiamenti Tipicamente usata per il progetto finale di sistemi con grandi volummi Distribuisce i costi NRE producendo un basso costo unitario Lezione E1 - CP

6 . Elettronica per l'informatica 22/05/2007 OTP ROM: One-time programmable ROM EPROM: Erasable programmable ROM Connessioni programmate dall utente dopo la fabbricazione l utente fornisce un file con il contenuto desiderato della ROM il file viene inserito nel ROM programmer ogni connessione programmabile è un fusibile il ROM programmer brucia i fusibili dove la connessione non è voluta Write ability molto bassa scritta tipicamente una volta sola e richiede il ROM programmer Durata della memorizzazione molto alta i bit non cambiano a meno che la ROM non venga connessa di nuova al programmatore per bruciare ulteriori fusibili Comunemente usata nei prodotti finali poco costosa, difficile da modificare inavvertitamente 31 Il componente programmabile è un transistore MOS Il transistor ha un gate flottante (floating) circondato da un isolante (a) Cariche negative formano unl canale tra source e drain, memorizzando il valore logico 1 (b) Una forte tensione positiva al gate sposta le cariche negative dal canale e le intrappola nel gate flottante, memorizzando il valore logico 0 (c) (Erase) Esponendo la superficie del floating gate a raggi UV si spostano le cariche negative nel canale, scrivendo nuovamente il valore logico 1 (d) Il package di una EPROM ha una finestrella di quarzo attraverso la quale possono passare i raggi UV Buona write ability può essere cancellata e riprogrammata migliaia di volte Durata della memorizzazione ridotta la programmazione dura circa 10 anni, ed è soggetta alle radiazioni e al rumore elettrico Usata tipicamente durante lo sviluppo 0V floating gate source drain (a) source (b) source (c) (d) +15V drain 5-30 min drain 32 EEPROM: Electrically erasable programmable ROM Programmata e cancellata elettronicamente tipicamente usando tensioni più alte del normale si possono programmare e cancellare parole singole Buona write ability può essere programmata in-system con circuiti appositi che forniscono le tensione più alte un controller di memoria integrata è comunemente usato per nascondere i dettagli all utente scritture lente per cancellazione e successiva programmazione il pin busy indica al processore che la EEPROM sta ancora scrivendo può essere cancellata e riprogrammata decine di migliaia di volte Durata della memorizzazione simile alle EPROM (circa 10 anni) Più comoda di una EPROM, ma più costosa Flash Memory Estensione delle EEPROM Stesso principio del floating gate Stessa write ability e durata della memorizzazione Cancellazione veloce Grossi blocchi di memoria sono cancellati in contemporanea, piuttosto che una parola alla volta Blocchi tipicamente di diverse migliaia di byte (64 Kbyte) Le scritture di una singola parola possono essere più lente Un blocco intero deve essere letto, la parola aggiornata, e poi l intero blocco deve essere riscritto Usate in sistemi embedded che momorizzano grossi volumi di dati in memorie non volatili ad esempio: fotocamere digitali, decoder TV, telefoni cellulari Sommario della lezione E1 Memorie RAM ROM, EPROM, EEPROM, Flash Elettronica per l informatica Lezione E1 - CP

7 Indice della lezione E2 Sistemi Digitali Dispositivi logici programmabili Sistemi embedded Circuiti integrati custom Tecnologie per dispositivi programmabili Architetture per dispositivi programmabili I sistemi digitali attuali hanno complessità tale da renderne impossibile la realizzazione a partire da circuiti integrati standard per problemi di ingombro, consumo, velocità. Esistono circuiti che realizzano funzioni complesse (es. Microcontrollore, Periferica), ma se la funzione richiesta non è disponibile? Due possibilità: Circuiti Custom: progettati per risolvere un problema specifico (ASIC); : circuiti generici configurabili dall utente (FPGA) Sistemi embedded Sistemi embedded Sistemi di elaborazione embedded Dove si trovano? Difficile da definire Qualunque apparato elettro-meccanico contiene al suo interno un sistema di elaborazione embedded Automobili, treni, aerei Macchine fotografiche, videocamere, televisori Elettrodomestici, elettromedicali Etc Miliardi di esemplari prodotti ogni anno Esempio: in un auto si possono mediamente trovare 50 unità (centraline) 39 Anti-lock brakes Auto-focus cameras Automatic teller machines Automatic toll systems Automatic transmission Avionic systems Battery chargers Camcorders Cell phones Cell-phone base stations Cordless phones Cruise control Curbside check-in systems Digital cameras Disk drives Electronic card readers Electronic instruments Electronic toys/games Factory control Fax machines Fingerprint identifiers Home security systems Life-support systems Medical testing systems Modems MPEG decoders Network cards Network switches/routers On-board navigation Pagers Photocopiers Point-of-sale systems Portable video games Printers Satellite phones Scanners Smart ovens/dishwashers Speech recognizers Stereo systems Teleconferencing systems Televisions Temperature controllers Theft tracking systems TV set-top boxes VCR s, DVD players Video game consoles Video phones Washers and dryers 40 Sistemi embedded Sistemi embedded Caratteristiche comuni dei sistemi embedded Basati su singole (o poche) funzioni eseguite ripetitivamente Condizioni stringenti : Bassa potenza Basso costo Piccole dimensioni Elevata frequenza di clock, etc Funzionamento in tempo reale Elaborazione continua senza ritardi in funzione di parametri esterni 41 Tecnologie utilizzabili: Processori General purpose Application specific Single purpose General purpose processor Application specific processor Desired functionality Single purpose processor 42 Lezione E1 - CP

8 Sistemi embedded Indice della lezione E2 Tecnologie utilizzabili: Circuiti integrati Full custom VLSI Semi-cutom ASIC (standard cells, gate arrays) PLD (Programmable Logic Device) Logic transistors per chip (in millions) 10,000 1, Dispositivi logici programmabili Sistemi embedded Circuiti integrati custom Tecnologie per dispositivi programmabili Architetture per dispositivi programmabili Circuiti integrati custom Circuiti integrati custom Full-custom Progettazione ad-hoc per una particolare applicazione Piazzamento e dimensionamento di tutti i transistors Piazzamento di tutte le interconnessioni Benefici Prestazioni ottimizzate Piccole dimensioni, ridotto consumo di potenza Svantaggi Elevati costi di sviluppo Time-to-market lungo Semi-custom Progettazione utilizzando librerie di blocchi Piazzamento di blocchi funzionali Piazzamento delle interconnessioni tra i blocchi Benefici Prestazioni buone, dimensioni contenute Costi di sviluppo ridotti rispetto al full-custom Svantaggi Time-to-market medio Indice della lezione E2 Dispositivi programmabili Dispositivi logici programmabili Sistemi embedded CMOS Logic Circuiti integrati custom Tecnologie per dispositivi programmabili Standard Logic Programmable Logic ASIC Architetture per dispositivi programmabili ASSP Other Standard Logic Simple PLD FPGA CPLD Gate Array Standard Cell Full Custom Lezione E1 - CP

9 Dispositivi programmabili Dispositivi programmabili Le logiche programmabili sono dei circuiti che l utente può configurare in modo che svolgano funzioni diverse. Derivano dalle memorie, che sono l esempio più semplice di logica programmabile. Una memoria con N fili d indirizzo e M fili di dato può essere vista come un circuito che può essere programmato per realizzare M funzioni combinatorie diverse ognuna di N ingressi. Le memorie non sono abbastanza flessibili, per cui sono nate architetture che meglio si adattano alle esigenze del progettista hardware Dispositivi programmabili Il progettista può comprare il dispositivo e utilizzarlo immediatamente per prototipare Le connessioni possono essere programmate Sono disponibili architetture di diverso tipo Benefici Bassi costi di sviluppo Svantaggi Dispositivi più costosi e grandi dei chip custom Maggior consumo di potenza, minore Fclock Dispositivi programmabili Dispositivi per programmazione: EPROM Tecnologie tipiche EPROM EEPROM SRAM Architettura di cella Look-up table Tecnologia SRAM Prodotto di termini Tecnologie EPROM e EEPROM Dispositivi per programmazione: AntiFuse Dispositivi per programmazione: Metal-Metal AntiFuse Lezione E1 - CP

10 Dispositivi per programmazione: SRAM Dispositivi programmabili 55 Le logiche programmabili all inizio potevano realizzare semplici funzioni combinatorie o sequenziali (PLA/PAL) In seguito sono state realizzate architetture sempre più complesse, veloci e flessibili. La programmazione avviene definendo il valore di bit di memoria. Tali bit sono usati per: Controllare dei deviatori che possono stabilire: quale tra n funzioni deve essere selezionata per una determinata cella interna del dispositivo quali celle interconnettere tra loro Programmare la funzione combinatoria svolta da una Look-Up Table 56 Dispositivi programmabili Dispositivi programmabili Trend tecnologico Trend tecnologico µm - 2 level Al 5M transistors 15 MHz internal clock I/O - 30Mbs µm - 2 level Al 5M transistors 15 MHz internal clock I/O - 30Mbs 0.18µm - 7 level Al 200M transistors 100 MHz internal clock I/O - 622Mbs DLL clock mgmt 266 MHz DDR interface 0.1% partial reconf Dispositivi programmabili Indice della lezione E2 Trend tecnologico Dispositivi logici programmabili 2005 Sistemi embedded µm - 2 level Al 5M transistors 15 MHz internal clock I/O - 30Mbs µm - 7 level Al 200M transistors 100 MHz internal clock I/O - 622Mbs DLL clock mgmt 266 MHz DDR interface 0.1% partial reconf. 70nm - 10 level Cu 2B transistors 750 MHz internal clock 1.5 GHz processor Mixed signal blocks I/O - 10Gbs Various clock mgmt modules with <50ps clock skew 750 MHz QDR interface 35% partial reconf. Circuiti integrati custom Tecnologie per dispositivi programmabili Architetture per dispositivi programmabili Lezione E1 - CP

11 Architetture Architetture FPGA permettono: Facile verifica e risoluzione dei bottleneck Progetto incrementale Hardware/software co-design Upgrade dell hardware sul campo Facile riconfigurazione dell hardware per ogni applicazione I processori offrono flessibilià ma a prestazioni ridotte Gli ASIC non possono offrire questa flessibilità Input Piano AND Piano OR Output PROM: piano OR programmabile PAL: piano AND programmabile PLA: entrambi i piani programmabili PLA PAL Combinatoria Matrice di porte AND programmabili connesse selettivamente a porte OR Tabella di Programmazione F = AB + AC+ ABC 1 F = AC+ BC 2 Matrice di porte AND programmabili connesse a porte OR fisse PAL sequenziale ESERCIZIO: PLD CHE FUNZIONI REALIZZANO LE USCITE DELLA PLA? Clock OE D Q I/O Q I I1 I3 I3 I3 I3 O1 O2 O3 O4 O1 = I2 I3 + I3 I4 ; O2 = I1 I4 + I1 I2 ; O3 = I1 I2 ; O4 = I2 I3 + I1 I Lezione E1 - CP

12 DIN F' G' H' G' H' DIN F' G' H' H' F' 1 1 S/R Control S/R Control SD D Q RD EC SD D Q RD EC Elettronica per l'informatica 22/05/2007 Indice della lezione E2 Dispositivi logici programmabili Sistemi embedded Circuiti integrati custom Tecnologie per dispositivi programmabili Architetture per dispositivi programmabili Dalle prime PLD ad oggi l integrazione ha permesso di realizzare circuiti logici programmabili molto complessi. Si chiamano FIELD-PROGRAMMABLE-GATE-ARRAY (FPGA) e stanno praticamente rimpiazzando i circuiti realizzati con le famiglie logiche tradizionali. INTERCONNESSIONI PROGRAMMABILI CELLE LOGICHE PROGRAMMABILI CELLE DI I/O PROGRAMMABILI CPLD: Altera MAX 7000 AD OGGI SONO DISPONIBILI SUL MERCATO FPGA CON DIVERSI MILIONI (!!!) DI GATE PROGRAMMABILI E CON DIVERSE CENTINAIA DI KBIT DI MEMORIA. LAVORANO A CENTINAIA DI MHz CON PIU DI 500 PIN DI I/O!! DEVICE SYSTEM GATES LOGIC GATES DIFF I/O PAIRS USER I/O BLOCK RAM Bits DISTRIB RAM Bits XCV200E XCV600E XCV2000E XCV3200E XC4000 Architecture Configurable Logic Blocks (CLBs) C1 C2 C3 C4 CLB CLB Switch Matrix CLB CLB Programmable Interconnect G4 G3 G2 G1 F4 F3 F2 F1 G Func. Gen. F Func. Gen. H Func. Gen. C1 C2 C3 C4 H1 DIN S/R EC Y Slew Passive Vcc Rate Pull-Up, Control Pull-Down D Q Output Buffer Input Buffer Q D Delay I/O Blocks (IOBs) Pad G4 G3 G2 G1 F4 F3 F2 F1 G Func. Gen. F Func. Gen. H Func. Gen. H1 DIN S/R EC DIN F' G' H' G' H' DIN F' G' H' 1 S/R Control S/R Control SD D Q EC RD SD D Q Y K Configurable Logic Blocks (CLBs) X 71 K H' F' 1 EC RD X 72 Lezione E1 - CP

13 I/O Blocks (IOBs) Slew Rate Control Passive Pull-Up, Pull-Down Vcc D Q Output Buffer Pad Xilinx XC4025 Q D Delay Input Buffer FPGA: stato dell arte 77 Altera e Xilinx dominano il mercato, con alcuni altri prodotti quali Actel, QuickLogic, Lattice e Atmel che vengono utilizzati in applicazioni specifiche Tecnologia dominante è la SRAM Actel ha introdotto tecnologia su Flash, che permette di avere velocità, dimensioni ridotte e non volatilità, caratteristiche dell AntiFuse, però con una tecnologia più semplice e standard Introdotti Core già progettati per blocchi quali interfacce di I/O (ad es. PCI) Interfacce di rete Semplici processori RISC DSP 78 Lezione E1 - CP

14 FPGA: nuove architetture Sommario della lezione E2 Il Routing è il problema maggiore: Livelli multipli di metal Nuovi metodi per i Cross Points e le interconnessioni punto-punto CLB rimangono simili, con l aggiunta, alle LUT ed ai Mux, di blocchi quali Sommatori e Sottrattori per realizzare architetture DSP Dispositivi logici programmabili Sistemi embedded Circuiti integrati custom Tecnologie per dispositivi programmabili Architetture per dispositivi programmabili Indice della lezione E3 Stili di progettazione con dispositivi logici programmabili Elettronica per l informatica Linguaggi di descrizione dell hardware Esempio di design-entry, compilazione, simulazione e download Stili di progettazione Stili di progettazione comune Utilizzo di tool di progettazione Dall idea al download su logica Stili di progettazione comune Gruppo di lavoro Ottimizzazione Portabilità su diverse tecnologie Migrazione e/o ingegnerizzazione Prestazioni dettate dalla tecnologia e non dal progetto Regole base per un buon progetto Metodi utilizzati a livello di design-entry Grafico Utilizzo di simboli classici Librerie di componenti parametrizzati (LPM) Migrazione da altre tecnologie Testuale Linguaggi di descrizione dell hardware Equation Descrizione algebrica delle funzionalità Lezione E1 - CP

15 Portabilità Regole base di progetto Regole di progetto portabile Livello di descrizione Nel caso del VHDL Comportamentale Strutturale Utilizzo di librerie Customizzate dal produttore Ottimizzate Dedicate però alla tecnologia e alla componentistica che si sta utilizzando nel progetto corrente (pericolo!) Regole base per un buon progetto Clock Unico segnale con vari ENABLE dislocati nelle diverse celle Glitch Eventi della durata di pochi ns Evitare che i LATCH vengano pilotati direttamente da logica combinatoria senza rilettura Skew Utilizzo di linee non dedicate per la distribuzione dei segnali di clock Indice della lezione E3 Stili di progettazione con dispositivi logici programmabili Linguaggi di descrizione dell hardware Esempio di design-entry, compilazione, simulazione e download Fasi: Design Entry (immissione dati) Simulazione funzionale (verifica) Sintesi (compilazione fase I) Fitting (compilazione fase II) Analisi statica dei ritardi (analisi prestazioni) Simulazione timing (verifica post-compilazione) Download (programmazione del dispositivo) Design Entry DESIGN ENTRY SINTESI SIMULAZIONE Dalle specifiche di progetto alla realizzazione della rete logica Diverse tecnologie disponibili: Grafico Testuale Equation C = A AND B NO FUNZIONA? SI PROGRAMMAZIONE FPGA 89 ENTITY decoder IS PORT (num : IN INTEGER RANGE 0 TO 15; a,b,c,d,e,f,g : OUT BIT); END decoder; 90 Lezione E1 - CP

16 Simulazione Sintesi e fitting Funzionale Generazione dei vettori di test Verifica della corretta evoluzione del funzionamento Non tiene conto dei ritardi (oppure ha ritardi unitari) Timing Utilizza gli stessi vettori della simulazione funzionale Back-annotation Ritardi dovuti al placement e al routing (possibilità Operazioni eseguite durante la compilazione (esempio di MAX+plus II di ALTERA): Verifica sintattica Ottimizzazione Placement & routing Fusemap Creazione Partizionamento Estrazione base dati parametri di una simulazione intermedia) post-compilazione Analisi dei ritardi Analisi dei ritardi Critical path Massima frequenza di funzionamento Floorplanning Indice della lezione E3 Ottimizzazione delle prestazioni Customizzazione avanzata di progetto Stili di progettazione con dispositivi logici programmabili Linguaggi di descrizione dell hardware Esempio di design-entry, compilazione, simulazione e download Lezione E1 - CP

17 Linguaggi di descrizione dell hardware Linguaggi di descrizione dell hardware Linguaggi in grado di portare ad una simulazione e sintesi di circuiti digitali (ma non solo...) NON SONO linguaggi di programmazione Paralleli vs. Sequenziali Prestazioni legate allo stile di descrizione e alle qualità dei compilatori VERILOG HDL (1984 Gateway Design Automation) VHDL (1987 US Dept. Of Defense) ABEL (sviluppato dalla Data I/O Corporation e adesso detenuto da Lattice Semiconductor) AHDL (linguaggio proprietario di ALTERA) CUPL (linguaggio proprietario di Logical Devices, Inc.) Handel C (Celoxica) VHDL VHDL Il VHDL è un linguaggio per la sintesi automatica e la simulazione di circuiti digitali VHDL: VHSIC Hardware Description Language VHSIC: Very High Speed Integrated Circuit Standardizzato nel 1993 (IEEE standard ) Simulazione Livello comportamentale (behavioural) Il componente viene descritto con il suo comportamento ingresso-uscita Livello strutturale (RTL o gate) Il componente viene descritto connettendo tra loro piu blocchi VHDL Sintesi logica A partire generalmente dalla descrizione RTL VHDL VHDL Vantaggi Unico ambiente per simulazione e sintesi Portabilità: la maggior parte dei CAD di progettazione per FPGA o ASIC accettano il VHDL in ingresso Svantaggi Ottimizzazione della sintesi poco controllabile Perdita di portabilità se si utilizzano celle proprietarie Il VHDL NON E un linguaggio di programmazione (C, Java, Pascal, etc...) Presenta alcune caratteristiche fondamentali: TIMING: gestione dei tempi di propagazione dei segnali CONCURRENCY: capacità di simulare lo svolgimento di più operazioni contemporanee (programmazione parallela ) Lezione E1 - CP

18 VHDL VHDL Elementi fondamentali: ENTITY: è l interfaccia esterna del componente ARCHITECTURE: è la descrizione funzionale del componente Elementi fondamentali ENTITY ARCHITECTURE PACKAGE: insieme di definizioni (tipi, costanti e/o operatori) ARCHITECTURE maxpld OF casting IS BEGIN IF (op1 > 16) THEN result = 16 ELSE result = 0 END IF; OUTPUT LIBRARY: insieme di componenti o package INPUT END maxpld; VHDL VHDL LIBRARY IEEE; USE IEEE.std_logic_1164.all; Inclusione di librerie ENTITY ARCHITECTURE 1 ARCHITECTURE 2 ARCHITECTURE N VHDL VHDL LIBRARY IEEE; USE IEEE.std_logic_1164.all; Inclusione di librerie LIBRARY IEEE; USE IEEE.std_logic_1164.all; Inclusione di librerie ENTITY seg IS PORT (num : IN INTEGER RANGE 0 TO 15; a,b,c,d,e,f,g : OUT BIT); END seg; Specifiche di interfaccia ENTITY decoder IS PORT (num : IN INTEGER RANGE 0 TO 15; a,b,c,d,e,f,g : OUT BIT); END decoder; Specifiche di interfaccia ARCHITECTURE pippo OF decoder IS BEGIN 107 WITH num SELECT a <= '0' WHEN , '1' WHEN ; WITH num SELECT b <= '0' WHEN , '1' WHEN ; WITH num SELECT c <= '0' WHEN , '1' WHEN ; END pippo; Specifiche architetturali 108 Lezione E1 - CP

19 VHDL VHDL - ESEMPI Tipi INTEGER, BIT, BOOLEAN BIT_VECTOR, INTEGER RANGE a TO b STD_LOGIC, STD_LOGIC_VECTOR Tipi definiti dall utente Combinatorio e sequenziale Assegnazione concorrente (operatore <=): valida SEMPRE (logica combinatoria) Logica sequenziale: PROCESS Logica combinatoria ENTITY comb IS PORT ( a, b : IN BIT; c: OUT BIT ); END comb; ARCHITECTURE max OF comb IS BEGIN c <= a AND b; END max; Logica sequenziale ENTITY reg IS PORT ( d, clk : IN BIT; q: OUT BIT ); END reg; ARCHITECTURE max OF reg IS BEGIN PROCESS BEGIN WAIT UNTIL clk = 1 ; q <= d; END PROCESS END max; Indice della lezione E3 Step di flusso Stili di progettazione con dispositivi logici programmabili Progetto del sistema semaforico di un incrocio semplice a due vie di accesso. Linguaggi di descrizione dell hardware Esempio di design-entry, compilazione, simulazione e download Step di flusso Step di flusso Progetto del sistema semaforico di un incrocio semplice a due vie di accesso. Progetto del sistema semaforico di un incrocio semplice a due vie di accesso. Semaforo1 Semaforo1 Semaforo Lezione E1 - CP

20 Step di flusso Step di flusso Progettazione gerarchica clkin Base clkout tempi Counter Decoder R1 G1 V1 R2 G2 V2 Progettazione con differenti tecnologie Grafico / Librerie / VHDL Utilizzo di MAX+plus II (ALTERA) oad/sof-download_center.html reset Step di flusso Step di flusso Schema della BASE TEMPI (divisore di frequenza) Collegamento tramite netname Step di flusso Step di flusso Schema del decoder (in VHDL) Collegamento tramite netname Simbolo risultante Lezione E1 - CP

21 Step di flusso Architettura gerarchica...e suo simbolo corrispondente Architettura gerarchica Compilazione e simulazione Toplevel Simboli di primo livello Assegnazione del dispositivo target Files accessori Primitive Compilazione e simulazione Compilazione e simulazione Compilazione del progetto Simulazione del progetto Lezione E1 - CP

22 Report finale Fase finale Statistiche Programmazione del dispositivo Piedinatura Sommario lezione E3 Stili di progettazione con dispositivi logici programmabili Linguaggi di descrizione dell hardware Esempio di design-entry, compilazione, simulazione e download 129 Lezione E1 - CP