Tecniche Analogiche e tecniche Digitali

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1 Tecniche Analogiche e tecniche Digitali Tecniche Analogiche e tecniche Digitali Da rappresentazione Analogica a Digitale Trattamento dell'informazione Esercizi riepilogativi Politecnico di Torino 1

2 Trend tecnologico nei dispositivi digitali Trattamento dell'informazione Trend tecnologico Dispositivi programmabili Flusso di progetto Politecnico di Torino 2

3 Il primo transistore W. Shockley J. Bardeen W. Brattain 1947 Bell Laboratories 5 Il primo circuito integrato Kilby 1958 Texas Instrument (1 Flip-Flop) Politecnico di Torino 3

4 Il primo microprocessore integrato Faggin 1971 Intel 2250 transistori 108Hz 7 Il Pentium IV Intel M transistori 1.5GHz Politecnico di Torino 4

5 Evoluzione dei circuiti integrati Legge di Moore Ogni anno raddoppia il numero di dispositivi integrabili 9 Evoluzione del costo dei circuiti integrati Politecnico di Torino 5

6 Confronto Densità di integrazione Da 2 a 200 dispositivi SSI: Small Scale Integration (65-70 ) Politecnico di Torino 6

7 Densità di integrazione Da 2 a 200 dispositivi SSI: Small Scale Integration (65-70 ) Da 200 a 2K dispositivi MSI: Medium Scale Integration (70-75 ) 13 Densità di integrazione Da 2 a 200 dispositivi SSI: Small Scale Integration (65-70 ) Da 200 a 2K dispositivi MSI: Medium Scale Integration (70-75 ) Da 2K a 20K dispositivi LSI: Large Scale Integration (75 85 ) Politecnico di Torino 7

8 Densità di integrazione Da 2 a 200 dispositivi SSI: Small Scale Integration (65-70 ) Da 200 a 2K dispositivi MSI: Medium Scale Integration (70-75 ) Da 2K a 20K dispositivi LSI: Large Scale Integration (75 85 ) Da 20K a 1M VLSI: Very Large Scale Integration (85 - ) 15 Densità di integrazione Da 2 a 200 dispositivi SSI: Small Scale Integration (65-70 ) Da 200 a 2K dispositivi MSI: Medium Scale Integration (70-75 ) Da 2K a 20K dispositivi LSI: Large Scale Integration (75 85 ) Da 20K a 1M VLSI: Very Large Scale Integration (85 - ) Oltre 1M dispositivi ULSI: Ultra Large Scale Integration (90 - ) Politecnico di Torino 8

9 Evoluzione della capacità produttiva Fino all'inizio degli anni ottanta i circuiti integrati (IC) erano progettati solo presso poche Silicon Foundry Oggi gli strumenti CAD permettono anche alle piccole imprese di progettare Circuiti Integrati Specifici ASIC: Application Specific Intergrated Circuit 17 Evoluzione della capacità produttiva Lo sviluppo di ASIC tende ad essere sostituito dall uso di componenti programmabili, anche molto complessi Politecnico di Torino 9

10 Evoluzione della capacità produttiva Lo sviluppo di ASIC tende ad essere sostituito dall uso di componenti programmabili, anche molto complessi La scelta dipende dal rapporto: costi ricorrenti/costi non ricorrenti Bassi numeri: componenti programmabili Alti numeri: componenti custom (ASIC) 19 Trend tecnologico nei dispositivi digitali 2005 Politecnico di Torino 10

11 Trattamento dell'informazione Trend tecnologico Dispositivi programmabili Flusso di progetto 21 Logiche programmabili: PLD Dall'inizio degli anni 80 sono stati prodotto circuiti integrati programmabili: Programmable Logic Devices: PLD Politecnico di Torino 11

12 Logiche programmabili: PLD Dall'inizio degli anni 80 sono stati prodotto circuiti integrati programmabili: Programmable Logic Devices: PLD L'utente "programma" le funzioni logiche interne al chip hardware programmato via software 23 Logiche programmabili: PLD Dall'inizio degli anni 80 sono stati prodotto circuiti integrati programmabili: Programmable Logic Devices: PLD L'utente "programma" le funzioni logiche interne al chip hardware programmato via software Principio di funzionamento: sono presenti matrici di porte logiche (di natura combinatoria e/o sequenziale) le interconnessioni tra le porte sono programmabili Politecnico di Torino 12

13 Logiche programmabili: PLD Programmabilità: può essere permanente o temporanea O D C B A 25 Logiche programmabili: PLD Programmabilità: può essere permanente o temporanea O D C B A Programmabile dall'utente Politecnico di Torino 13

14 Logiche programmabili: PLD Programmabilità: può essere permanente o temporanea O D C B A O = A B C D 27 Logiche programmabili: PLD Programmabilità: può essere permanente o temporanea O D C B A O = A B C D Politecnico di Torino 14

15 Logiche programmabili: PLD Programmabilità: può essere permanente o temporanea O D C B A O = A C 29 Logiche programmabili: PLD Programmabilità: può essere permanente o temporanea O D C B A O = A C Politecnico di Torino 15

16 Logiche programmabili: esempio I1 I2 I3 I4 AND CABLATI O1 O2 O3 O4 OR CABLATI 31 Logiche programmabili: esempio I1 I2 I3 I4 AND CABLATI O1 O2 O3 O4 OR CABLATI Politecnico di Torino 16

17 Logiche programmabili: esempio I1 I2 I3 I4 AND CABLATI O1 O2 O3 O4 OR CABLATI O1 = I2 I3 33 Logiche programmabili: esempio I1 I2 I3 I4 AND CABLATI O1 O2 O3 O4 OR CABLATI O1 = I2 I3 + I3 I Politecnico di Torino 17

18 Logiche programmabili: esempio I1 I2 I3 I4 AND CABLATI O1 O2 O3 O4 OR CABLATI O1 = I2 I3 + I3 I4 O2 = I1 I4 + I1 I2 35 Logiche programmabili: esempio I1 I2 I3 I4 AND CABLATI O1 O2 O3 O4 OR CABLATI O1 = I2 I3 + I3 I4 O3 = I1 I2 O2 = I1 I4 + I1 I Politecnico di Torino 18

19 Logiche programmabili: esempio I1 I2 I3 I4 AND CABLATI O1 O2 O3 O4 OR CABLATI O1 = I2 I3 + I3 I4 O3 = I1 I2 O2 = I1 I4 + I1 I2 O4 = I2 I3 + I1 I4 37 Logiche programmabili: FPGA L'integrazione ha trasformato i PLD in circuiti logici programmabili molto complessi: FPGA: Field Programmable Gate Array Politecnico di Torino 19

20 Logiche programmabili: FPGA L'integrazione ha trasformato i PLD in circuiti logici programmabili molto complessi: FPGA: Field Programmable Gate Array 39 Logiche programmabili: FPGA L'integrazione ha trasformato i PLD in circuiti logici programmabili molto complessi: FPGA: Field Programmable Gate Array INTERCONNESSIONI PROGRAMMABILI Politecnico di Torino 20

21 Logiche programmabili: FPGA L'integrazione ha trasformato i PLD in circuiti logici programmabili molto complessi: FPGA: Field Programmable Gate Array INTERCONNESSIONI PROGRAMMABILI CELLE LOGICHE PROGRAMMABILI 41 Logiche programmabili: FPGA L'integrazione ha trasformato i PLD in circuiti logici programmabili molto complessi: FPGA: Field Programmable Gate Array INTERCONNESSIONI PROGRAMMABILI CELLE LOGICHE PROGRAMMABILI CELLE DI I/O PROGRAMMABILI Politecnico di Torino 21

22 Logiche programmabili: FPGA Sul mercato sono disponibili FPGA con diversi milioni di gate diverse centinaia di Kbit di memoria Lavorano a centinaia di MHz con più di 500 I/O pin DEVICE SYSTEM GATES LOGIC GATES DIFF I/O PAIRS USER I/O BLOCK RAM Bits DISTRIB. RAM Bits XCV200E XCV600E XCV2000E XCV3200E XC4000 Architecture Politecnico di Torino 22

23 DIN F' G' H' G' H' DIN F' G' H' H' F' DIN F' G' H' G' H' DIN F' G' H' H' F' S/R Control S/R Control XC4000 Architecture C1 C2 C3 C4 G4 G3 G2 G1 F4 F3 F2 F1 G Func. Gen. F Func. Gen. H Func. Gen. H1 DIN S/R EC S/R Control D SD Q EC RD D SD Q Y Configurable Logic Blocks (CLBs) EC K RD X 45 XC4000 Architecture Slew Rate Control Passive Pul-Up, Pull-Down Vcc D Q Output Buffer Pad Q D Delay Input Buffer G4 G3 G2 G1 F4 F3 F2 F1 G Func. Gen. F Func. Gen. H Func. Gen. C1 C2 C3 C4 H1 DIN S/R EC S/R Control D SD Q EC RD D SD Q Y I/O Blocks (IOBs) Configurable Logic Blocks (CLBs) EC K RD X Politecnico di Torino 23

24 DIN F' G' H' G' H' DIN F' G' H' H' F' DIN F' G' H' G' H' DIN F' G' H' H' F' S/R Control S/R Control XC4000 Architecture CLB CLB Slew Rate Control Passive Pul-Up, Pull-Down Vcc Switch Matrix CLB CLB D Q Output Buffer Pad Programmable Interconnect Q D Delay Input Buffer G4 G3 G2 G1 F4 F3 F2 F1 G Func. Gen. F Func. Gen. H Func. Gen. C1 C2 C3 C4 H1 DIN S/R EC S/R Control D SD Q EC RD D SD Q Y I/O Blocks (IOBs) Configurable Logic Blocks (CLBs) EC K RD X 47 XC4000 Architecture CLB CLB Slew Rate Control Passive Pul-Up, Pull-Down Vcc Switch Matrix CLB CLB D Q Output Buffer Pad Programmable Interconnect Q D Delay Input Buffer A s1 s6 s4 B s5 D s2 s3 C G4 G3 G2 G1 F4 F3 F2 F1 K G Func. Gen. F Func. Gen. H Func. Gen. C1 C2 C3 C4 H1 DIN S/R EC S/R Control D SD Q EC RD D SD Q EC RD Y X I/O Blocks (IOBs) Configurable Logic Blocks (CLBs) Politecnico di Torino 24

25 Esempio di FPGA: Xilinx Xilinx XC Esempio di FPGA: Xilinx Xilinx XC Politecnico di Torino 25

26 Trend tecnologico nei dispositivi digitali Trattamento dell'informazione Trend tecnologico Dispositivi programmabili Flusso di progetto Politecnico di Torino 26

27 Flusso di progetto Dalla concezione alla realizzazione su silicio il metodo di progettazione può essere: full custom standard cell gate array 53 Flusso di progetto Dalla concezione alla realizzazione su silicio il metodo di progettazione può essere: full custom standard cell gate array Le differenze sono legate a base di partenza (eventuali blocchi preesistenti) prestazioni richieste costi di progettazione e produzione tempi di progettazione/sviluppo/realizzazione/test Politecnico di Torino 27

28 Flusso di progetto: full custom Base di partenza: nessuna (i vincoli tecnologici) 55 Flusso di progetto: full custom Base di partenza: nessuna (i vincoli tecnologici) si progettano tutti i componenti necessari per realizzare le funzioni richieste: transistori porte logiche basate sui transistori resistenze Politecnico di Torino 28

29 Flusso di progetto: full custom Base di partenza: nessuna (i vincoli tecnologici) si progettano tutti i componenti necessari per realizzare le funzioni richieste: transistori porte logiche basate sui transistori resistenze si progettano le interconnessioni tra i blocchi base si determina una funzione logica piuttosto che un'altra 57 Flusso di progetto: full custom Vantaggi: massima flessibilità durante il progetto massima ottimizzazione Politecnico di Torino 29

30 Flusso di progetto: full custom Vantaggi: massima flessibilità durante il progetto massima ottimizzazione Svantaggi: elevato tempo di sviluppo massima complessità di verifica massimi costi 59 Flusso di progetto: full custom Vantaggi: massima flessibilità durante il progetto massima ottimizzazione Svantaggi: elevato tempo di sviluppo massima complessità di verifica massimi costi Scelta effettuata se: i grandi volumi coprono i costi le prestazioni richieste non sono ottenibili attraverso gli altri metodi Politecnico di Torino 30

31 Flusso di progetto: standard cell Base di partenza: una libreria di porte progettata da una silicon foundry (porte logiche di base, flip-flop, multiplexer...) 61 Flusso di progetto: standard cell Base di partenza: una libreria di porte progettata da una silicon foundry (porte logiche di base, flip-flop, multiplexer...) si progettano i blocchi che realizzano le funzioni utilizzando le celle a disposizione si progettano le interconnessioni tra i blocchi base si determina una funzione logica piuttosto che un'altra Politecnico di Torino 31

32 Flusso di progetto: standard cell Vantaggi: estrema flessibilità nel progetto elevato grado di ottimizzazione 63 Flusso di progetto: standard cell Vantaggi: estrema flessibilità nel progetto elevato grado di ottimizzazione Svantaggi: medio tempo di sviluppo media complessità di verifica medi costi Politecnico di Torino 32

33 Flusso di progetto: standard cell Vantaggi: estrema flessibilità nel progetto elevato grado di ottimizzazione Svantaggi: medio tempo di sviluppo media complessità di verifica medi costi Scelta effettuata se: i grandi volumi coprono i costi le prestazioni richieste sono ottenibili attraverso l'uso delle librerie di celle a disposizione 65 Flusso di progetto: gate array Base di partenza: un circuito integrato nel quale il costruttore ha già realizzato CLB (Configurable Logic Block) matrici di interconnessioni Politecnico di Torino 33

34 Flusso di progetto: gate array Base di partenza: un circuito integrato nel quale il costruttore ha già realizzato CLB (Configurable Logic Block) matrici di interconnessioni Si realizzano le funzioni logiche configurando i blocchi logici configurando le connessioni tra i blocchi 67 Flusso di progetto: gate array Vantaggi: media-bassa flessibilità nel progetto medio grado di ottimizzazione Politecnico di Torino 34

35 Flusso di progetto: gate array Vantaggi: media-bassa flessibilità nel progetto medio grado di ottimizzazione Svantaggi: minimo tempo di sviluppo ridotta complessità di verifica bassi costi 69 Flusso di progetto: gate array Vantaggi: media-bassa flessibilità nel progetto medio grado di ottimizzazione Svantaggi: minimo tempo di sviluppo ridotta complessità di verifica bassi costi Scelta effettuata se: i volumi non sono grandi le prestazioni richieste non sono elevate il tempo di sviluppo (prototipo) è importante Politecnico di Torino 35

36 Passi progettuali I flussi custom, standard cell e gate array condividono comunque alcuni dei principali tipici passi progettuali dalla concezione alla realizzazione. Nel caso standard cell: 71 Passi progettuali I flussi custom, standard cell e gate array condividono comunque alcuni dei principali tipici passi progettuali dalla concezione alla realizzazione. Nel caso standard cell: concezione: le funzioni vengono definite i vincoli prestazionali specificati Politecnico di Torino 36

37 Passi progettuali I flussi custom, standard cell e gate array condividono comunque alcuni dei principali tipici passi progettuali dalla concezione alla realizzazione. Nel caso standard cell: concezione: le funzioni vengono definite i vincoli prestazionali specificati descrizione mediante linguaggio di alto livello: lo schema a blocchi viene definito vengono effettuate simulazioni allo scopo di verificarne la fattibilità e la funzionalità 73 Passi progettuali descrizione mediante linguaggio di descrizione dell'hardware: l'architettura di ogni blocco viene specificata tenendo conto della fattibilità in hardware es. la somma non è genericamente "a+b" ma si decide di usare un Ripple Carry Adder Politecnico di Torino 37

38 Passi progettuali descrizione mediante linguaggio di descrizione dell'hardware: l'architettura di ogni blocco viene specificata tenendo conto della fattibilità in hardware es. la somma non è genericamente "a+b" ma si decide di usare un Ripple Carry Adder si effettuano simulazioni per verificare in linea di massima se la struttura scelta consente di ottenere le prestazioni richieste 75 Passi progettuali: descrizione-simulazione architecture ARCH of FLIP-FLOP begin process(ck, reset) begin if(reset='1') then Q <= '0'; elsif ck='1' and ck'event then Q <= D; end process; end ARCH; Politecnico di Torino 38

39 Passi progettuali sintesi logica: l'architettura descritta viene "tradotta" in termini di porte logiche facendo riferimento alla libreria di standard cell gli strumenti a disposizione consentono di vincolare la sintesi per avvicinare le prestazioni a quelle richieste 77 Passi progettuali: sintesi Politecnico di Torino 39

40 Passi progettuali physical design: il progetto viene portato "virtualmente" su silicio attraverso due fasi principali: placement: ad ogni porta logica corrispondente ad una cella di libreria viene allocato uno spazio preciso del circuito finale 79 Passi progettuali physical design: il progetto viene portato "virtualmente" su silicio attraverso due fasi principali: placement: ad ogni porta logica corrispondente ad una cella di libreria viene allocato uno spazio preciso del circuito finale Politecnico di Torino 40

41 Passi progettuali physical design: il progetto viene portato "virtualmente" su silicio attraverso due fasi principali: placement: ad ogni porta logica corrispondente ad una cella di libreria viene allocato uno spazio preciso del circuito finale celle di libreria 81 Passi progettuali physical design: il progetto viene portato "virtualmente" su silicio attraverso due fasi principali: routing: vengono realizzate le interconnessioni tra le celle piazzate Politecnico di Torino 41

42 Passi progettuali physical design: il progetto viene portato "virtualmente" su silicio attraverso due fasi principali: routing: vengono realizzate le interconnessioni tra le celle piazzate interconnessioni 83 Passi progettuali realizzazione su silicio: il circuito definito fino al livello fisico passa alla silicon foundry che realizza effettivamente il circuito integrato Politecnico di Torino 42

43 Trattamento dell'informazione Trend tecnologico Dispositivi programmabili Flusso di progetto Domande di riepilogo Politecnico di Torino 43