Progettazione e sintesi di circuiti digitali Lezione 1

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1 Università di Padova - DEI Progettazione e sintesi di circuiti digitali Lezione 1 Introduzione ai sistemi elettronici ad alta integrazione Componenti di un sistema ad alta integrazione Cos è un ASIC Metodi per realizzare un ASIC Andrea Neviani Progettazione e sintesi di circuiti digitali 1

2 Programma della lezione Tecnologie visione fisica di un circuito integrato tecnologie per la realizzazione di un ASIC Metodo il flusso di progettazione passo per passo il linguaggio unificante della progettazione digitale: VHDL Applicazioni circuiti di base per l elaborazione digitale dei segnali Andrea Neviani P.S.C.D. 2

3 Classificazione degli IC: (1) in base al tipo di segnale circuiti analogici segnali con ampiezza continua e tempo continuo o discreto tipicamente usati nelle interfacce tra mondo reale e sistemi di elaborazione elettronici: ricevitori/trasmettitori, rivelatori/attuatori circuiti digitali segnali con ampiezza discreta e tempo discreto usati per l elaborazione dei segnali, il calcolo, la realizzazione di compiti general purpose definiti via software circuiti misti (mixed-signal) integrano sia moduli analogici che digitali, che comunicano tra loro attraverso convertitori A/D e D/A problematici dal punto di vista della convivenza di segnali di natura diversa sullo stesso chip Andrea Neviani P.S.C.D. 3

4 Classificazione degli IC: (2) in base allo stile di progettazione circuiti full-custom progettati in modo completamente manuale approccio tipico per i circuiti analogici e blocchi digitali ad altissime prestazioni circuiti semi-custom circuiti che utilizzano una libreria di celle pre-progettate o pre-fabbricate che vengono combinate insieme in modo da realizzare la funzione desiderata approccio tipico per i circuiti digitali per applicazioni specifiche (ASIC: Application Specific Integrated Circuits) circuiti a catalogo circuiti progettati per la realizzazione in grande serie e la vendita a più clienti microprocessori, DSP, memorie, interfacce standard (USB, 1394, ) Andrea Neviani P.S.C.D. 4

5 Partizionamento del sistema A monte della progettazione dei circuiti integrati, il sistema va suddiviso in modo da allocare le funzioni (ricezione, algoritmi e protocolli nell esempio sottostante) a moduli specifici (ricevitore analogico, logica dedicata, DSP, microprocessore) logica dedicata ricezione e conversione in BB algoritmi di comunicazione protocolli ricevitore analogico A D Logica generica FSM Algoritmi cablati FFT phone RTOS book Control Filtri MAC ARQ up core analogico digitale Coders DSP core Ci sono almeno tre tipi di partizionamento da effettuare: partizionamento analogico/digitale partizionamento hardware/software partizionamento fisico schema adattato da: B. Brodersen, E225C, UCB Andrea Neviani P.S.C.D. 5

6 La prospettiva del progettista di circuiti integrati Il partizionamento del sistema coinvolge persone con competenze a diversi livelli: sistema, circuito, tecnologia Partizionato il sistema e deciso cosa deve fare (e con quali specifiche) ogni circuito integrato, si entra nella fase di progettazione circuitale vera e propria Il progettista di circuiti VLSI deve: decidere quale soluzione tecnologica è più adatta alla realizzazione del circuito integrato applicare un flusso di progettazione (un insieme di passi assistito da strumenti CAD) che permetta di completare il progetto nel minor tempo possibile con risultati affidabili, ripetibili e di qualità stabilita a priori Andrea Neviani P.S.C.D. 6

7 Perché una metodologia di progettazione VLSI? Complessità dei circuiti VLSI/ULSI Decine di milioni di gates Time-to-market Tempi di progettazione ridotti Circuiti funzionanti alla prima iterazione (first-time-right design) Portabilità dei progetti Evoluzione della tecnologia CMOS Piattaforme diverse Andrea Neviani P.S.C.D. 7

8 Rappresentazione geometrica di un IC: il LAYOUT Che parentela c è tra un circuito integrato (IC) così come lo vedo nella foto e gli schemi circuitali che ho studiato a Elettronica digitale? schema logico schema elettrico schema fisico (layout) Lo schema elettrico è una rappresentazione più dettagliata (meno astratta) dello schema logico, ma non contiene informazioni sufficienti a fabbricare il circuito integrato. Il processo di fabbricazione CMOS è un processo fotolitografico: il costruttore ha bisogno di conoscere la geometria e le dimensioni di tutti gli elementi necessari a realizzare i transistor e le interconnessioni. Queste informazioni sono contenute nello schema fisico (il layout) del circuito. Andrea Neviani P.S.C.D. 8

9 Il layout di un circuito integrato Il layout è il prodotto finale del flusso di progettazione di un IC E il linguaggio con cui il progettista parla con il costruttore di IC E una rappresentazione geometrica in scala di tutti gli elementi necessari a realizzare transistor e interconnessioni Gli elementi di tutto il circuito omogenei per tipo (ad esempio, il primo livello di interconnessioni) fanno parte di un layer Una maschera fotolitografica contiene uno o più layer che vengono processati contemporaneamente Andrea Neviani P.S.C.D. 9

10 Esempi di layout A B C D Y A B C Y NAND a 4 ingressi AND-OR-INVERT Andrea Neviani P.S.C.D. 10

11 Il processo di fabbricazione di un IC Per (ri)vedere in dettaglio i passi del processo fotolitografico usato per la fabbricazione dei circuiti integrati CMOS, consultate il cap.2 (Manufacturing process) del testo di J. Rabaey et al. (sulla pagina web del corso c è un link al sito del libro da cui è possibile scaricare le trasparenze) Andrea Neviani P.S.C.D. 11

12 Come si arriva al layout di un IC? Il layout è l uscita di un flusso di progetto che parte da un idea formalizzata tramite un insieme di specifiche funzionali e vincoli (su potenza, area, tempi di ritardo) Nella fase di progettazione logica (front-end design) le specifiche vengono trasformate, attraverso diversi passi di sintesi e verifica, nella rete di porte logiche (netlist) che svolge la funzione desiderata Nella fase di progettazione fisica (back-end design) dalla rete di porte logiche viene generato il layout del circuito attraverso passi di piazzamento (place), creazione delle interconnessioni (routing), generazione di strutture ad hoc (albero del clock, griglia di alimentazione e massa) Le metodologie di progettazione attuali permettono di rendere la progettazione logica relativamente indipendente dal tipo di implementazione fisica del circuito (riusabilità) Andrea Neviani P.S.C.D. 12

13 Centro e periferia di un circuito integrato Griglia di alimentazione e massa creata nella fase di progettazione fisica Core (nucleo) contiene tutta la logica e la memoria la rete logica corrispondente viene creata nella fase di progettazione logica il layout nella fase di progettazione fisica Pad ring (area di input/output) ogni pad ha una piazzola quadrata su cui viene saldato il filo di bonding; inoltre può avere buffer uni- o bi-direzionali Clock tree è la rete di distribuzione del clock è fatta ad albero e contiene buffer per equalizzare i ritardi del clock sui diversi rami creata nella fase di progettazione fisica Andrea Neviani P.S.C.D. 13

14 Compiti dei progettisti di circuiti integrati Partizionamento del sistema Definizione delle specifiche dei singoli componenti Per ogni componente integrato: decidere quale soluzione tecnologica è più adatta alla realizzazione del circuito integrato applicare un flusso di progettazione (un insieme di passi assistito da strumenti CAD) che permetta di completare il progetto nel minor tempo possibile con risultati affidabili, ripetibili e di qualità stabilita a priori Andrea Neviani P.S.C.D. 14

15 Soluzioni tecnologiche Zoologia dei componenti integrati in tecnologia CMOS mc, mp, DSP, SRAM, DRAM, SSI, PROM, PAL, PLA FPGA, CPLD Componenti programmabili Gate Arrays Componenti a catalogo Celle Standard Full-custom ASIC (Application Specific Integrated Circuit) Andrea Neviani P.S.C.D. 15

16 Tecnologie per realizzare un ASIC approcci alla realizzazione di un ASIC full-custom semi-custom cell-based array-based standard cells macro cells gate arrays FPGA CPLD Andrea Neviani P.S.C.D. 16

17 Approccio Full-Custom - 1/2 Sintesi logica manuale o assistita da specifiche funzionali a rete di porte logiche mappe di Karnaugh, metodo Quine-McKluskey, modelli di Mealy e Moore per macchine a stati programmi di minimizzazione logica: Espresso, SIS, Sintesi circuitale manuale da rete di porte logiche a rete di transistor regole per la costruzione di circuiti statici (FCMOS, passtransistor ) e dinamici (np-cmos, NORA, TSPC) Realizzazione del layout manuale da rete di transitor a mappa delle maschere Andrea Neviani P.S.C.D. 17

18 Vantaggi Approccio Full-Custom - 2/2 prestazioni ottimizzate (velocità, consumi) uso di area minimizzato molto utile per i blocchi critici di un sistema Svantaggi tempi di progetto lunghi impraticabile per circuiti molto complessi possibilità di riuso ridotte Andrea Neviani P.S.C.D. 18

19 Approccio Semi-Custom, Cell-Based Si basa su celle completamente preprogettate, caratterizzate, e raccolte in librerie standard o proprietarie Celle standard funzioni combinatorie e sequenziali di base progettate tutte per avere la stessa dimensione verticale, e dim. orizzontale libera stessa funzione disponibile in più versioni con diversa drive strength (cioè, con dim. dei transistor 1, 2, 4, 8, ) layout del circuito realizzato affiancando celle prese dalla libreria e creando le opportune interconnessioni Macrocelle funzioni complesse e di uso meno generale progettate senza vincoli sulle dimensioni fisiche un blocco di proprietà intellettuale (IP block) è una macrocella progettata da terzi e utilizzabile a pagamento Andrea Neviani P.S.C.D. 19

20 Esempio di cella standard Layout con altezza, VDD e GND uguale per tutte le celle usano solo POLY e METAL1 per le connessioni interne si accede ai terminali di I/O con piste in METAL2 modello delle prestazioni dinamiche: t p =t po +K C L ramo tpo (ns) K (ns/pf) A1-O,LH A1-O, HL Andrea Neviani P.S.C.D. 20

21 Esempio di cell-based ASIC 1/2 Un generico ASIC cell-based contiene una parte di logica realizzata a celle standard (1), più una serie di macro blocchi, come ad esempio un modulo full-custom ad alte prestazioni progettato specificamente per il sistema (2), un blocco di proprietà intellettuale (IP) progettato da terzi e utilizzabile a pagamento (3), un blocco di memoria DRAM/SRAM/FLASH (4), un processore generico o DSP (5) Andrea Neviani P.S.C.D. 21

22 Esempio di cell-based ASIC 2/2 Dettaglio della logica a celle standard dell esempio precedente. Le celle hanno tutte la stessa altezza e vengono affiancate a formare righe tra cui vengono lasciati canali vuoti per stendere le connessioni Andrea Neviani P.S.C.D. 22

23 Non sempre i canali sono necessari processo CMOS con 2 livelli di metallizzazioni le interconnessioni vengono create nei canali lasciati vuoti tra le righe di celle (channel routing) processo CMOS con 6 livelli di metallizzazioni in questo caso i canali non sono necessari: le interconnessioni, realizzate in metal3,4,5,6, passano sopra le celle (over-cell routing) Andrea Neviani P.S.C.D. 23

24 Approccio Semi-Custom, Gate-Array In un gate array, le celle elementari sono prefabbricate e organizzate in righe alternate a canali liberi per le connessioni. Le celle sono tutte uguali e contengono un certo numero di MOSFET n e p con drain, source e gate non connessi. Il gate array viene trasformato in un circuito creando le connessioni internamente alle celle e tra celle diverse. polysilicon V DD rows of uncommitted riga di cells celle cella vergine GND metal possible contact In1 In2 In3 In4 canale per interconn. routing channel cella programmata Andrea Neviani P.S.C.D. 24 Out

25 Varianti di Gate-Arrays: Sea-of-Gates Le tecnologie CMOS più moderne, con 5-8 livelli di METAL, permettono di eliminare i canali vuoti per le interconnessioni, e di includere blocchi specifici (memorie, core di processori). Sea-of-Gates (SOG) Embedded SOG Andrea Neviani P.S.C.D. 25

26 Confronto Celle Standard - Gate Array Celle Standard prestazioni ottimizzate a livello di cella (che è stata progettata a mano dimensionando i transistor in modo da massimizzarne le prestazioni) sfruttamento completo delle risorse (metto solo le celle che servono) strumenti automatici per la progettazione fase di sviluppo veloce sviluppo della libreria costoso (qualcuno deve progettare e tenere aggiornate le librerie) processo di fabbricazione completo (si parte dal wafer vergine, come nel caso full-custom) Gate Array prestazioni sub-ottime (le funzioni logiche sono ottenute connettendo transistor di dimensione prefissata) utilizzo incompleto delle celle (parto da una matrice con un numero di celle fissato a priori) strumenti automatici per la progettazione fase di sviluppo veloce matrice di celle prefabbricata uguale per tutti costo suddiviso tra tutti i clienti processo di fabbricazione ridotto (si devono aggiungere solo le connessioni in METAL) Andrea Neviani P.S.C.D. 26

27 Circuiti logici programmabili (CPLD e FPGA) Concetto base: insieme di celle e interconnessioni prefabbricate riconfigurabili via software funzione logica svolta da ciascuna cella e collegamenti tra i terminali delle celle determinati commutando interruttori programmabili Interruttori programmabili (Programming Technology): a fusibili (programmabili una volta sola) MOSFET con memorie non volatili (EPROM, EEPROM, FLASH) MOSFET con memorie SRAM Andrea Neviani P.S.C.D. 27

28 Esempio di FPGA - architettura blocco logico (CLB, LE): modulo di logica combinatoria (con uno o più registri) la cui funzione può essere programmata matrice di commutazione (switchbox): permette di stabilire connessioni tra ogni coppia di terminali segnali locali segnali globali connessioni programmabili blocco logico blocco logico matrice comm. blocco logico blocco logico matrice comm. blocco logico blocco logico Andrea Neviani P.S.C.D. 28

29 Esempio di FPGA blocco logico registri funzioni arbitrarie fino a 4 variabili logica dedicata alla generazione/propagazione del riporto Andrea Neviani P.S.C.D. 29

30 Esempio di FPGA look-up table (LUT) Permette di realizzare una qualsiasi funzione combinatoria a N ingressi A seconda della sequenza di bit che viene scritta nella memoria, si ottiene una determinata funzione logica a 3 ingressi. Esempio: corrisponde a una porta AND memoria SRAM A 8 bit A B C Z Andrea Neviani P.S.C.D. 30

31 Esempio di FPGA connessione programmabile La connessione tra le due linee viene stabilita a seconda del valore memorizzato nel registro: Q=1 interruttore MOS acceso connessione stabilita Q=0 interruttore MOS spento connessione assente D Q Andrea Neviani P.S.C.D. 31

32 Pro e contro di PLD/FPGA si compra il componente finito e lo si programma sul campo, senza ulteriori passi di fabbricazione progettazione assistita da strumenti semi-automatici come per celle standard e gate array terminato il progetto, la programmazione del componente richiede pochi secondi il componente può essere riprogrammato (tranne nel caso di interruttori a fusibili) utilizzo incompleto di celle e interconnessioni prestazioni ridotte rispetto ai potenziali della tecnologia costi non competitivi per grandi numeri (20,000 50,000 pezzi) Andrea Neviani P.S.C.D. 32

33 Quale tecnologia scegliere? Cell-Based prestazioni robustezza Gate Arrays FPGA/CPLD rapidità di sviluppo riconfigurabilità costi: dipendono dal volume di produzione richiesto bassi volumi: FPGA/CPLD alti volumi: Cell-Based Andrea Neviani P.S.C.D. 33

34 Economia degli ASIC (costo totale) = (costi fissi) + (costi variabili) (# di parti) costi fissi costi variabili FPGA/CPLD Gate Arrays Std Cells unita`: $ Andrea Neviani P.S.C.D. 34

35 Costi fissi Andrea Neviani P.S.C.D. 35

36 Costi variabili Andrea Neviani P.S.C.D. 36

37 Confronto dei costi Andrea Neviani P.S.C.D. 37

38 Modello semplificato dei profitti Andrea Neviani P.S.C.D. 38