Parte 2.c. Elaborazione: Hardware dedicato

Transcript

1 Parte 2.c Elaborazione: Hardware dedicato Facoltà di Ingegneria Università di Ferrara A.A. 2000/2001 1

2 Introduzione [DeMicheli-c1] 1.1 Generalità Motivazioni: Ottimizzazione delle prestazioni Riduzione dei costi (area, potenza, energia, prezzo) Considerazioni economiche Costi di progetto elevati Nessuna flessibilità Mercato ridotto Descrizione Funzionale vs Strutturale Eseguibile vs Non eseguibile Livelli di astrazione: comportamentale register transfer level (RTL) gate level circuitale layout Stili di progetto top-down bottom-up library-based 1.2 Finite State Machine (FSM) Specifica di: I insieme delle configurazioni d'ingresso O insieme delle configurazioni d'uscita S insieme degli stati (finito) f funzione d'uscita f : SxI -> O g funzione di stato futuro g : SxI -> S Macchina sincrona: transizioni di stato sincronizzate al fronte di un clock (implicito nella descrizione). Lo stato futuro diventa presente al ciclo di clock successivo. Rappresentazioni: Rappresentazione delle funzioni f e g Espressione logica Tabella della verità Grafo di transizione di stato Nodi: stati Archi orientati: transizioni Ad ogni arco sono associate le condizioni d'ingresso che ne determinano la percorrenza I valori delle uscite sono associati ai nodi (se non dipendono direttamente dagli ingressi) o agli archi 1.3 Data Flow Graph (DFG) Grafo orientato Nodi: operazioni Archi: dipendenze tra i dati Es: filtro FIR algoritmo 1 input x0, x1, x2, x3; input c0, c1, c2, c3; output y; p0 = x0*c0; -- op0 p1 = x1*c1; -- op1 p2 = x2*c2; -- op2 p3 = x3*c3; -- op3 s1 = p0+p1; -- op4 s2 = p2*p3; -- op5 y = s1+p2; -- op6 Facoltà di Ingegneria Università di Ferrara A.A. 2000/2001 2

3 Es: filtro FIR algoritmo 2 input x0, x1, x2, x3; input c0, c1, c2, c3; output y; p0 = x0*c0; -- op0 p1 = x1*c1; -- op1 s1 = p0+p1; -- op2 p2 = x2*c2; -- op3 s2 = s1+p2; -- op4 p3 = x3*c3; -- op5 y = s2+p3; -- op6 1.4 Control Data Flow Graph (CDFG) Grafo orientato Nodi: operazioni Archi funzionali: dipendenze tra i dati Archi di controllo: dipendenze di controllo di flusso Es: GCD input x, y; output out, datavalid; datavalid = 0; while (x!= y) { if (x>y) x = x-y; else y = y-x; } out = x; datavalid = 1; 1.5 Hardware Description Languages (HDL) Descrizione funzionale Processi concorrenti Descrizione strutturale Moduli interconnessi (netlist) 2 Progetto ad alto livello [DeMicheli-c4.1-4] 2.1 Specifica Funzionalità: Algoritmo CDFG Sincronizzazione con il workload (es: GCD) Area: Massima area totale Risorse disponibili (allocation constraints) Prestazioni (timing constraints): clock cycle massimo numero di clock cycles per iterazione (c-steps) Potenza/Energia potenza/energia media per iterazione 2.2 Template architetturale Data path Unità funzionali e registri interconnessi (RTL netlist) Controller Macchina a stati finiti Facoltà di Ingegneria Università di Ferrara A.A. 2000/2001 3

4 2.3 Gradi di libertà Nell ipotesi di resource-dominated design (secondo cui i parametri di progetto dipendono prevalentemente dalle risorse impiegate): Resource assignment scelta del tipo di risorsa da dedicare all esecuzione di ogni operazione Scheduling scelta del clock cycle in cui eseguire ogni operazione Binding scelta della risorsa da dedicare all esecuzione di ogni operazione Ulteriori passi del progetto: Assegnamento dei registri e loro condivisione (register sharing) Progetto della steering logic (multiplexers) Progetto del controllore 2.4 Alternative implementative Data chaining (risorse in cascata senza registri intermedi) Resource sharing (risorse condivise da più operazioni) Pipelining Register sharing (registri condivisi da più variabili) 2.5 Es: filtro FIR Allocation constraints: 4 multipliers, 3 adders Timing constraints: minimum clock cycle Il primo algoritmo richiede 3 c-steps, il secondo ne richiede 4. Nessuno sharing di risorse, nessun caso di data-chaining, possibilità di utilizzo in pipelining. Il primo algoritmo conduce ad una soluzione migliore del secondo. Allocation constraints: 4 multipliers, 3 adders Timing constraints: 1 c-step Il primo algoritmo richiede un clock cycle Tclk > Tmul+2Tadd, il secondo Tclk > Tmul+3Tclk Facoltà di Ingegneria Università di Ferrara A.A. 2000/2001 4

5 Nessuno sharing, data-chaining (profondità 3 e 4 rispettivamente), impossibilità di utilizzo in pipelining. Il primo algoritmo conduce ad una soluzione migliore del secondo. Allocation constraints: 4 multipliers, 3 adders Timing constraints: 2 c-steps Il primo algoritmo richiede un clock cycle Tclk > max{tmul, 2Tadd}, il secondo con la prima soluzione di scheduling Tclk > Tmul+Tadd, con la seconda soluzione di scheduling Tclk > max{tmul, 3Tadd} Nessuno sharing, data chaining, no pipelining. Allocation constraints: 2 multipliers, 2 adders Timing constraints: massima performance Entrambi gli algoritmi richiedono 3 c-steps, con Tclk > max{tmul, 2Tadd} Resource sharing, data chaining, no pipelining Allocation constraints: 2 multipliers, 1 adder Timing constraints: massima performance Entrambi gli algoritmi richiedono 4 c-steps, Tclk > max{tmul, Tadd} Facoltà di Ingegneria Università di Ferrara A.A. 2000/2001 5

6 Resource sharing, no data chaining, no pipelining Allocation constraints: 1 multiplier, 1 adder Timing constraints: -- Il primo algoritmo richiede 6 c-steps, il secondo 5. Entrambi richiedono Tclk > max{tmul, Tadd} Resource sharing massimo, no data chaining, no pipelining. Il secondo algoritmo conduce ad una soluzione migliore del primo. 3.1 Architetture di macro aritmetiche [WE-pp ] Architetture dedicate Es: addizionatore Single-bit S = A exor B exor Cin Cout = AB + Cin(A+B) Ripple-carry adder Bit-serial adder Pipelined carry-propagate adder Carry-lookahead C(i) = G(i) + P(i) * C(i-1) G(i) = A(i)*B(i) (generate) P(i) = A(i)+B(i) (propagate) S(i) = C(i-1) exor A(i) exor B(i) 3 Progetto di componenti 3.2 Sintesi logica di circuiti combinatori Sintesi a due livelli Mappe di copertura / somme di prodotti Sintesi multilivello / Ottimizzazione logica [DeMicheli-c8.1-3] Reti logiche Trasformazioni Sostituzione (eliminazione di nodi) Decomposizione (aggiunta di nodi) Estrazione (individuazione di sotto-espressioni comuni) Semplificazione (semplificazione logica delle espressioni ai nodi) 3.3 Sintesi e ottimizzazione di macchine a stati [DeMicheli-c9.1] State minimization: Riduzione degli stati Facoltà di Ingegneria Università di Ferrara A.A. 2000/2001 6

7 State encoding: Codifica degli stati Specifica delle funzioni di uscita e di stato futuro Sintesi della parte combinatoria 4.1 Cell library Libreria di gate di cui sono specificate: Funzione logica a singola uscita Area Ritardo Consumo 4 Technology mapping [DeMicheli-c10.1-2] 4.2 Binding Assegnamento di un gate (cell) ad ogni nodo (o insieme di nodi) di una rete logica Structural matching Boolean matching Polarity assignment 5 Progetto circuitale 5.1 Progetto di celle/gates Componenti di una libreria per uno stile di porgetto bottom-up 5.2 Progetto di sottocircuiti specifici Componenti di un progetto per uno stile top-down 6 Layout 6.1 Scelta del processo Dimensione minima Numero di maschere Numero di livelli Regole di layout Tipi di dispositivi disponibili (MOSFET, BJT, EEPROM, SRAM, DRAM,...) 6.2 Maschere Front-end del processo: Silicio attivo Back-end del processo: Interconnessioni, piste e contatti 7 Stili di progetto [DeMicheli-c1.1-4] 7.1 Full custom Progetto specifico ad ogni livello Costi elevati Maggiori gradi di libertà Maggiori opportunità di ottimizzazione Es: microprocessori, cicli più interni di un'elaborazione 7.2 Semi custom Progetto orientato al riuso di componenti già progettati e alla standardizzazione di alcune fasi dei processi Gradi di libertà limitati Minori opportunità di ottimizzazione Costi minori Cell-based (riuso di componenti già progettati) Standard cells (Hard macros) Celle pre-progettate e già mappate sul silicio, con dimensioni e forma standard Macro cells (Soft macros) Facoltà di Ingegneria Università di Ferrara A.A. 2000/2001 7

8 Celle parametriche progettate automaticamente da generatori di blocchi Maggiori gradi di libertà Maggiore portabilità attraverso tecnologie diverse Maggiore incertezza sui parametri del progetto Array-based (standardizzazione di alcune fasi del processo) Pre-diffused (Mask programmable) Gate arrays Sea of gates Pre-wired (Field programmable) Field-programmable gate arrays (FPGA) 8.1 Area Somma dell'area associata ai componenti Incognita: placement and routing 8 Stima dei parametri del progetto 8.2 Ritardo Individuazione del cammino critico Somma dei tempi di propagazione lungo il cammino critico Incognita: wiring 8.3 Consumo Stima indicativa: Somma del consumo medio dei componenti Stima accurata: Modelli dipendenti dalle condizioni operative Incognite: Wiring, attività dei componenti 8.4 Modellistica e stima (macromodeling) Modelli analitici top-down Modelli empirici bottom-up Estimatori statici Estimatori dinamici utilizzano simulazione funzionale per tener conto della dipendenza dei parametri di progetto dall attività del circuito generalmente più accurati e meno efficienti 8.5 Problemi aperti La stima di parametri basata sull uso di macromodelli si basa sull ipotesi implicita di resourcedominated design, cioè di progetti in cui le risorse diano il contributo fondamentale ai parametri di progetto, rendendo trascurabile il contributo di interconnessioni e logica sparsa. Questa ipotesi diventa sempre più irrealistica con lo scaling, che tende ad aumentare l importanza relativa delle interconnessioni. Non esistono strumenti di stima ad alto livello in grado di tener conto degli effetti delle interconnessioni sui parametri del progetto, nè tanto meno di prevedere che impatto avranno sulle interconnessioni le scelte progettuali ad alto livello. Facoltà di Ingegneria Università di Ferrara A.A. 2000/2001 8