Architetture BIST. Motivazioni Built-in in Logic Block Observer (BILBO) Test / clock Test / scan. Inizializzazione del circuito hardware

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Gregorio Puglisi
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1 Architetture BIST Motivazioni Built-in in Logic Block Observer (BILBO) Test / clock Test / scan Circular self-test path (CSTP) BIST Inizializzazione del circuito Loop-back hardware Inserimento di punti di test Sommario 1 Motivazioni Sistemi complessi con più chips richiedono archtetture di BIST piuttosto elaborate BILBO e sistemi test / clock Lunghezze di test più corte, più hardware di BIST STUMPS & sistemi test / scan Lunghezze di test più lunghe, meno hardware di BIST Circular Self-Test Path Hardware molto ridotto, minore copertura di guasto Benefici: riduzione del costo del collaudo di sistema. Modifica ai sistemi sintetizzati per aumentare la copertura di guasto Inizializzazione, loop-back back, test point hardware 2 1

2 Built-in in Logic Block Observer (BILBO) Combina le funzionalità dei flip-flop flop D, pattern generator, response compacter,, & scan chain Reset di tutti i FFs mediante scan-in di 0 3 Esempio di utilizzo del BILBO SI Scan In SO Scan Out Polinomio caratteristico: 1 + x + + x n CUTs A e C: BILBO1 = MISR, BILBO2 = LFSR CUT B: BILBO1 = LFSR, BILBO2 = MISR 4 2

3 Modo di Scan seriale BILBO B1 B2 = BILBO LFSR Pattern Generator B1 B2 =

4 BILBO in modo normale D FF B1 B2 = BILBO in modo MISR B1 B2 =

5 Esempio di Test / Clock Viene collaudato un nuovo insieme di guasti a ogni ciclo di clock Sequenze più corte possibile 10 milioni di vettori BIST, applicati a 200 MHz test / clock Test Time = 10,000,000 / 200 x 10 6 = 0.05 s Fault simulation più breve che nel test / scan test clock test scan 9 Sistema Test / Scan Un nuovo guasto è collaudato mediante uno shift completo dello scan chain Richiede più tempo di test significativamente più lungo che il test / clock Vantaggi: combinazione di scan chain e MISR riduce la lunghezza dei MISR Svantaggi: sequenze di test più lunghe causano problemi alla fault simulation Input pattern shiftati nel tempo & ripetuti Diventano correlati riduce l efficacia dekka fault detection Utilizza una rete di EXOR decorrelare i bit (STUMP) 10 5

6 STUMPS SR1 SRn 25 full-scan chains, da 200 bits 500 chip outputs, richiedono 25 bit MISR (non 5000) 11 STUMPS Procedura di test: 1. Scan in dei patterns dagli LFSR dentro tutte le scan chains (200 clocks) 2. Commuta al modo funzionale per un periodo di clock 1 3. Scan out dei registri i MISR (200 clocks) che compattano i risultati del test Richieste: Ciascun ingresso di sistema è pilotato da scan chain Ciascuna uscita di sistema viene inserito in una scan chain o pilota un altro chip 12 6

7 Sistemi alternativi 13 BILBO vs. STUMPS vs. ATE LSSD: Level-sensitive scan design ATE rate: 325 MHz System clock rate: 1 GHz P = no. patterns L = max. scan chain length CP = clock period = 10-9 s Self-test speed k = = LSSD tester speed Test times BILBO: P x CP STUMPS: P x L x CP ATE: P x L x CP x k Test esterno & ATE: 307 x volte più lento del BILBO STUMPS: 100 x lungo che il BILBO 14 7

8 Circular Self-Test Path (CSTP) BIST Combina il pattern generator e il response compacter in un singolo dispositivo Usa flip-flop flop configurati come shift register circolari BIST non-linear Non vale il principio di sovrapposizione Flip-flop self-test cell XOR s di D con lo stato Q dai precedenti FF MISR polinomio caratteristico: f (x) ) = x n + 1 Difficile calcolare la copertura di guasto 15 Sistemi CSTP 16 8

9 Esempio di sistemi CSTP CSTP BIST per 4 ASICs a Lucent Technologies: Collauda bene 3 chip su 4, eccetto: I buffer di Input/Output buffers e i MUX di Input BIST overheads: logica 20 %, area 13 % Stuck-at fault coverage 92 % 17 Inizializzazione dei circuiti Full-scan BIST shift in il seed prima di far partire il BIST Partial-scan BIST critico per inizializzare tutti i FFs prima che il BIST parta Altrimenti entrano dei valori X s negli MISR e la signaure non è unica nè ripetibile Scopre i problemi di inizializzazione: 1. Modello dell hardware 2. Assegna i FFs a X s 3. Utilizza la simulazione logica 18 9

10 Inizializzazione del circuito Se il MISR finisce il ciclo BIST con degli X s nella signature, bisogna aggiungere dell hardware di inizializzazione Design-for for- Testability Aggiunge delle linee di MS (master set) ) o MR (master reset) nei flip-flops flops Altrimenti: 1. Rompe tutti i cicli dei FF 2. Applica una sequenza parziale di sincronizzazione per inizializzare i FF 3. Accende il MISR per compattare la risposta 19 Isolamento dagli ingressi di sistema I circuiti BIST e il CUT vengono isolati dagli ingressi di sistema durante il test: Input MUX Blocking gates -- AND gate Nota: : i MUX di ingresso e i blocking gate non sono collaudabili dal BIST Verranno collaudati dal Boundary Scan 20 10

11 Circuito di Loop-Back Chiude gli ingressi sulle uscite: 21 Test di sistema con Loop-Back Esercita il sistema con circuiti di loop-back circuit 22 11

12 Inserzione di Test Point Il BIST non rivela tutti i guasti Modifica il circuito dopo la sintesi per migliorare la controllabilità dei segnali Aggiunta di osservabilità porta dei segnali interni a FF extra nel MISR o li inserisce tramite EXOR in FF esistenti nei MISR 23 Iniezione di 0 e 1 Forza b a 0 quando TEST & S sono 1 Forza b a 1 quando TEST & S sono

Attivazione dei punti di test Quattro fasi di test Φ 0, Φ 1, Φ 2, Φ 3 Decodificatore di fase: che abilita diverse parti Applica specifici test per ogni parte Esempio:

13 Attivazione dei punti di test Quattro fasi di test Φ 0, Φ 1, Φ 2, Φ 3 Decodificatore di fase: che abilita diverse parti Applica specifici test per ogni parte Esempio: g t = 0 in Φ 1 & Φ 2, => c 1 = 0 g t = 1 in Φ 0 & Φ 3, => c 1 = g h t = 1 in Φ 2 & Φ 3, => c 2 = 1 h t = 0 in Φ 0 & Φ 1, => c 2 = h 25 Attivazione di test point 26 13

14 Sommario Architettura dei sistemi BIST -- Vantaggi: Coperture di guasto più alte Test at-speed Decremento dei costi dei sistemi di test, del test sul campo e della diagnosi Svantaggi: costi di hardware più alti Architetture: : BILBO, test / clock, test / scan DFT per inizializzazione,, loop-back, e punti di test 27 14

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