Page 1. SisElnF5 1/21/2003 MZ 1 SISTEMI ELETTRONICI. Ingegneria dell Informazione. Modulo. Obiettivi del gruppo di lezioni F

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1 Ingegneria dell Informazione Modulo SISTEMI ELETTRONICI F CIRCUITI COMBINATORI E SEQUENZIALI F5 Trend tecnologico e famiglie logiche» Trend tecnologico dell elettronica digitale» Famiglie logiche cablate: parametri e prestazioni» Componenti per logca programmabile: celle base, parametri e prestazioni» Flusso di progetto per le logiche programmabili 1/21/ SisElnF5 - MZ Obiettivi del gruppo di lezioni F Circuiti combinatori» Cosa sono e come si realizzano semplici circuiti combinatori» Analisi del comportamento dei circuiti combinatori con il modello resistenza-interruttore» Derivazione di semplici funzioni logiche Circuiti sequenziali» Come si realizza un circuito digitale con memoria» Esempi di flip-flop e registri» Comportamento dinamico dei flip-flop» Esempi di circuiti sequenziali: registri, contatori, shift» Analisi di macchine a stati finiti (FSM) Trend tecnologico e famiglie logiche» Evoluzione della tecnologia e famiglie logiche 1/21/ SisElnF5 - MZ Obiettivi di questa lezione (F5)» Analisi del trend tecnologico come complessita di integrazione» Panoramica delle principali famiglie logiche cablate» Parametri di progetto (livelli, correnti, ritardi, consumi, etc..)» Famiglie per la logica programmabile ( celle base, complessita, prestazioni, I/O) 1/21/ SisElnF5 - MZ Page 1 MZ 1

2 LA TECNOLOGIA HA PERMESSO DI INTEGRARE SEMPRE UN MAGGIOR NUMERO DI DISPOSITIVI ( SWITCH ) IN OGNI CHIP MEMORIE uprocessori TREND TECNOLOGICO 1 I CIRCUITI BASE SONO INSERITI IN CIRCUITI INTEGRATI (CHIP) N. di dispositivi 100M 10M 1M 100K 10K 1K 16K 4M 1M 256K 64K M 64M PENTIUM Anno 1/21/ SisElnF5 - MZ TREND TECNOLOGICO 2 MEDIAMENTE OGNI ANNO RADDOPPIA IL NUMERO DI DISPOSITIVI INTEGRABILI IN UN UNICO CHIP (LEGGE DI MOORE) N. di dispositivi 100M 10M 1M 100K 64K 16K 1M 256K M 16M 64M PENTIUM MEMORIE uprocessori 10K 1K Anno 1/21/ SisElnF5 - MZ FAMIGLIE LOGICHE 1 LA DENSITA DI INTEGRAZIONE (numero di dispositivi per chip) E USUALMENTE INDICATA COME: DA 2 A 200 DISPOSITIVI! SSI (SMALL SCALE INTEGRATION) (65-70 ) DA 200 A 2K DISPOSITIVI! MSI (MEDIUM SCALE INTEGRATION) (70-75 ) DA 2K A 20 DISPOSITIVI! LSI (LARGE SCALE INTEGRATION) (75 85 ) DA 20K A 1M DISPOSITIVI! VLSI (VERY LARGE SCALE INTEGRATION) (85 - ) OLTRE 1M DISPOSITIVI! ULSI (ULTRA LARGE SCALE INTEGRATION) (90 - ) FINO ALL INIZIO DEGLI ANNI OTTANTA I CIRCUITI INTEGRATI ERANO PROGETTATI SOLO PRESSO POCHE FABBRICHE DI SILICIO (SILICON FOUNDRY) OGGI GLI STRUMENTI (TOOL) CAD PERMETTONO ANCHE ALLE PICCOLE E MEDIE IMPRESE DI PROGETTARE CIRCUITI INTEGRATI SPECIFICI (ASIC APPLICATION SPECIFIC INTEGRATED CIRCUIT) 1/21/ SisElnF5 - MZ Page 2 MZ 2

3 FAMIGLIE LOGICHE 2 LE PRINCIPALI FUNZIONI LOGICHE SONO STATE STANDARDIZZATE DAI VARI COSTRUTTORI, IN MODO DA POTER INTERCAMBIARE CHIP PROVENIENTI DA DIVERSE FOUNDRY: ESEMPI DI CIRCUITI SSI E LORO SIGLA 6 NOT! 04 4 AND A 2 INGRESSI! 08 4 NAND A 2 INGRESSI! 00 4 OR A 2 INGRESSI! 32 2 FLIP FLOP DI TIPO D! 74 2 FLIP FLOP DI TIPOJK! 112 I COSTRUTTORI GARANTISCONO L INTERCAMBIABILITA DEI DISPOSITIVI CON LA STESSA SIGLA (STESSO PIN-OUT, STESSE CARATTERISTICHE ELETTRICHE MINIME, ETC..) 1/21/ SisElnF5 - MZ FAMIGLIE LOGICHE 3 ESISTONO DIVERSE VERSIONI DELLO STESSO COMPONENTE A SECONDA DELL UTILIZZO: USO CIVILE! FAMIGLIA 74 (TOLLERANZA SULLA TENSIONE DI ALIMENTAZIONE: 5% ; TEMPERATURA DI FUNZIONAMENTO: C) USO MILITARE! FAMIGLIA 54 (TOLLERANZA SULLA TENSIONE DI ALIMENTAZIONE: 10% ; TEMPERATURA DI FUNZIONAMENTO: C) ESISTONO POI FAMIGLIE DEDICATE AD USO AEROSPAZIALE (MAGGIORI TOLLERANZE DI FUNZIONAMENTO, TOLLERANZA ALLE RADIAZIONI, ETC..) 1/21/ SisElnF5 - MZ FAMIGLIE LOGICHE 4 OGNI TECNOLOGIA CON CUI SONO COSTRUITI I DISPOSITIVI HA CARATTERISTICHE STANDARDIZZATE PER PERMETTERE L INTERCAMBIABILITA DEI COMPONENTI ESEMPI DI TECNOLOGIE UTILIZZATE : TTL STANDARD! TTL LOW POWER! L TTL SCHOTTKY! S TTL LOW POWER SCH.! LS ADVANCED TTL LS! ALS FAST TTL! F CMOS STANDARD! C ADVANCED CMOS! AC HIGH SPEED CMOS! HC HC TTL COMPATIBILE! HCT AC TTL COMPATIBILE! ACT LOW VOLTAGE HS CMOS! LVC BIPOLAR - CMOS ADVANCED BICMOS! BCT! ABT EMITTER COUPLED LOGIC! 10K HIGH SPEED ECL! 100K 1/21/ SisElnF5 - MZ Page 3 MZ 3

4 FAMIGLIE LOGICHE 5 OGNI COMPONENTE COMMERCIALE HA UNA SIGLA IDENTIFICATIVA UNIVERSALMENTE NOTA: TECNOLOGIA CMOS HCT 74 HCT 04 FAMIGLIA 74 COMPONENTE CON 6 NOT 1/21/ SisElnF5 - MZ FAMIGLIE LOGICHE 6 QUALI SONO LE CARATTERISTICHE CHE DISTINGUONO LE VARIE FAMIGLIE LOGICHE?!TENSIONE DI ALIMENTAZIONE!TENSIONI DI INGRESSO E DI USCITA!CORRENTI DI INGRESSO E DI USCITA!VELOCITA (RITARDI DI PROPAGAZIONE)!CONSUMO (POTENZA DISSIPATA) 1/21/ SisElnF5 - MZ FAMIGLIE LOGICHE!TENSIONE DI ALIMENTAZIONE LE FAMIGLIE TTL RICHIEDONO UNA VAL = + 5 V, LE CMOS HANNO UNA MAGGIORE TOLLERANZA ( VAL COMPRESA TRA +2 V E +6 V) (PERO LA VAL INFLUENZA I VALORI DI TENSIONE DI INGRESSO E DI USCITA) LE FAMIGLIE ECL HANNO BISOGNO DI UNA ALIMENTAZIONE NEGATIVA (- 4.5 V) 1/21/ SisElnF5 - MZ Page 4 MZ 4

5 FAMIGLIE LOGICHE!TENSIONI DI INGRESSO ED USCITA LE TENSIONI DI INGRESSO ED USCITA SONO LEGATE ALLA TRANSCARATTERISTICA DEI DISPOSITIVI. Vout TTL LS HCT ACT ALS AS F C HC AC CMOS Vin 1/21/ SisElnF5 - MZ FAMIGLIE LOGICHE!CORRENTI DI INGRESSO E USCITA LE CORRENTI DI INGRESSO DEI DISPOSITIVI CMOS SONO TRASCURABILI ( < 1uA) SIA ALL UNO CHE ALLO ZERO; QUELLE DELLE FAMIGLIE TTL SONO COMPRESE TRA - 0.1mA E - 0.6mA ALLO ZERO LOGICO E POCHE DECINE DI MICROAMPERE ( <20 ua) ALL UNO LOGICO LE CORRENTI DI USCITA SONO ELEVATE PER LE TTL ALLO ZERO (8mA PER LA LS; 24mA PER LA F) MENTRE ALL UNO POSSONO FORNIRE POCHISSIMI ma (-400 ua PER LA LS; -1 ma PER LA F) LA SIMMETRIA DELLO STADIO DI USCITA DEI CMOS GENERA UN COMPORTAMENTO SIMMETRICO DELLA CORRENTE ASSORBITA O EROGATA ALL UNO E ALLO ZERO. IL COMPORTAMENTO E QUELLO DI UNA RESISTENZA (Ron) COLLEGATA VERSO VAL O GND. VALORI TIPICI DI Ron SONO 1 KOHM PER LA C, 50 OHM PER LA HC(T) E 10 OHM PER LA AC(T) 1/21/ SisElnF5 - MZ Tpd (ns,typ) FAMIGLIE LOGICHE!VELOCITA E CONSUMO RITARDO DI PROPAGAZIONE DELLA PORTA BASE (GATE) C TTL L CMOS ECL LS TTL GaAs HC ORIGINALE POTENZA DISSIPATA DA UN FACT ALS S GATE A 1 MHz AC F AS 10K 100K 10G Pd 1MHz) 1/21/ SisElnF5 - MZ Page 5 MZ 5

6 FAMIGLIE LOGICHE!INGRESSI NON CONNESSI GLI INGRESSI NON USATI CHE POSSONO MODIFICARE LO STATO LOGICO DI UN CHIP (AD ESEMPIO L INGRESSO DI RESET DI UN FF) DEVONO ESSERE COLLEGATI AL LORO VALORE UNO O ZERO IN MODO APPROPRIATO. GLI INGRESSI CHE NON HANNO EFFETTO (AD ESEMPIO GLI INGRESSI DI GATE NON USATI NELLO STESSO PACKAGE) POSSONO ESSERE LASCIATI NON COLLEGATI NELLA TTL, MA DEVONO ESSERE COLLEGATI A UNO O ZERO NEI CMOS. QUESTO PERCHE L INGRESSO DEGLI INTERRUTTORI COMPLEMENTARI PUO PORTARSI AD UN LIVELLO PER CUI ENTRAMBI GLI INTERRUTTORI CONDUCONO (META DELLA DINAMICA) PROVOCANDO NOTEVOLI CORRENTI IN TUTTO IL CHIP (IN ALCUNI CASI L ECCESSO DI CORRENTE PUO PORTARE AL GUASTO DEL DISPOSITIVO) 1/21/ SisElnF5 - MZ PLD DALL INIZIO DEGLI ANNI 80 SONO STATI PRODOTTI CIRCUITI INTEGRATI PROGRAMMABILI (PROGRAMMABLE LOGIC DEVICES - PLD -), IN CUI L UTENTE PROGRAMMA LE FUNZIONI LOGICHE DENTRO IL CHIP (HARDWARE PROGRAMMATO VIA SOFTWARE!!) NEL CHIP ESISTONO ARRAY DI GATE (COMBINATORI E FF) CON LE INTERCONNESSIONI PROGRAMMABILI (IN MODO PERMANENTE O TEMPORANEO) LE FUNZIONI LOGICHE SI BASANO SUL CONCETTO DEL WIRED-OR PER CUI L OPERAZIONE LOGICA AVVIENE TRA TUTTI GLI INGRESSI CONNESSI 1/21/ SisElnF5 - MZ ESEMPIO DI PLD: PLD GLI INCROCI DELLE INTERCONNESSIONI SONO PROGRAMMABILI DALL UTENTE I 1 I 2 I 3 I 4 AND CABLATI O1 O2 O3 O4 OR CABLATI 1/21/ SisElnF5 - MZ Page 6 MZ 6

7 ESERCIZIO: PLD CHE FUNZIONI REALIZZANO LE USCITE DELLA PLD? I1 I2 I3 I4 O1 O2 O3 O4 O1 = I2 I3 + I3 I4 ; O2 = I1 I4 + I1 I2 ; O3 = I1 I2 ; O4 = I2 I3 + I1 I4 1/21/ SisElnF5 - MZ FPGA DALLE PRIME PLD AD OGGI L INTEGRAZIONE HA PERMESSO DI REALIZZARE CIRCUITI LOGICI PROGRAMMABILI MOLTO COMPLESSI. SI CHIAMANO FIELD-PROGRAMMABLE-GATE-ARRAY (FPGA) E STANNO PRATICAMENTE RIMPIAZZANDO I CIRCUITI REALIZZATI CON LE FAMIGLIE LOGICHE TRADIZIONALI. INTERCONNESSIONI PROGRAMMABILI CELLE LOGICHE PROGRAMMABILI CELLE DI I/O PROGRAMMABILI 1/21/ SisElnF5 - MZ FPGA AD OGGI SONO DISPONIBILI SUL MERCATO FPGA CON DIVERSI MILIONI (!!!) DI GATE PROGRAMMABILI E CON DIVERSE CENTINAIA DI KBIT DI MEMORIA. LAVORANO A CENTINAIA DI MHz CON PIU DI 500 PIN DI I/O!! DEVICE SYSTEM GATES LOGIC GATES DIFF I/O PAIRS USER I/O BLOCK RAM Bits DISTRIB. RAM Bits XCV200E XCV600E XCV2000E XCV3200E /21/ SisElnF5 - MZ Page 7 MZ 7

8 G4 G1 K G Func. Gen. F Func. Gen. H Func. Gen. Switch Matrix C1 C2 C3 H1 DIN S/R EC S/R Control DIN F' G' H' G' H' DIN F' G' H' H' F' C4 1 1 S/R Control SD D Q EC RD SD D Q EC RD Y X D Q Q D Control Vcc Pull-Down Output Buffer Input Buffer Delay Pad XC4000 Architecture CLB CLB Slew Rate Passive Pull-Up, CLB CLB Programmable Interconnect I/O Blocks (IOBs) G3 G2 F4 F3 F2 F1 Configurable Logic Blocks (CLBs) 1/21/ SisElnF5 - MZ FPGA Xilinx XC4025 1/21/ SisElnF5 - MZ FPGA IL PROGETTO E LA PROGRAMMAZIONE AVVIENE MEDIANTE STRUMENTI CAD CON IL SEGUENTE DESIGN FLOW: Start DESIGN ENTRY LOGIC SYNTHESIS SYSTEM PARTITIONING FLOORPLANNING PLACEMENT ROUTING PROGRAMMING PRELAYOUT SIMULATION POSTLAYOUT SIMULATION CIRCUIT EXTRACTION Finish 1/21/ SisElnF5 - MZ Page 8 MZ 8

9 CIRCUITI INTEGRATI ASIC 1 PER GRANDI VOLUMI DI PRODUZIONE E PREFERIBILE COSTRUIRE IL CIRCUITO CHE REALIZZA LE FUNZIONI VOLUTE (APPLICATION SPECIFIC INTEGRATED CIRCUIT - ASIC) IL PROGETTO E REALIZZATO CON STRUMENTI CAD SIMILI (ANCHE SE PIU COMPLESSI) A QUELLI PER IL PROGETTO DI FPGA. ESISTONO DIVERSI LIVELLI DA CUI SI PUO PARTIRE PER IL PROGETTO E DIVERSE SOLUZIONI TECNOLOGICHE; LA SCELTA TRA LE DIVERSE METODOLOGIE E LEGATA AI!COSTI DI SVILUPPO (strumenti CAD, stazioni di lavoro, progettisti),!costi DI PRODUZIONE (costi non ricorrenti, costi per integrato)!tempi DI SVILUPPO (tempo per il progetto e la validazione)!tempi DI PRODUZIONE (i passi tecnologici per arrivare al circuito completo) 1/21/ SisElnF5 - MZ CIRCUITI INTEGRATI ASIC 2 METODOLOGIA DI PROGETTO FULL CUSTOM!FULL CUSTOM: SI PROGETTANO TUTTI I COMPONENTI NECESSARI PER LE FUNZIONI RICHIESTE (SW, R, C, ETC..), E LE LORO INTERCONNESSIONI;!MASSIMA FLESSIBILITA NEL PROGETTO!MASSIMA COMPLESSITA (E COSTO) DI PROGETTO!MASSIMA COMPLESSITA DI VERIFICA!MASSIMO TEMPO DI SVILUPPO!MASSIMI COSTI NON RICORRENTI!GIUSTIFICATO SOLO PER GRANDISSIMI VOLUMI E PER APPLICAZIONI IN CUI NON ESISTONO (O SONO INCOMPLETE) LE LIBRERIE DI CELLE 1/21/ SisElnF5 - MZ CIRCUITI INTEGRATI ASIC 3 METODOLOGIA DI PROGETTO STANDARD CELL!STANDARD CELL : SI PARTE DA UNA LIBRERIA DI CELLE (FF,CONTATORI, MPX, FULL-ADDER, ETC..) PROGETTATE DALLA SILICON FOUNDRY E SI PROGETTA SOLO UTILIZZANDO LE CELLE DISPONIBILI E LE LORO INTERCONNESSIONI!MASSIMA FLESSIBILITA NEL PROGETTO!MEDIA COMPLESSITA (E COSTO) DI PROGETTO!MEDIA COMPLESSITA DI VERIFICA!MEDIO TEMPO DI SVILUPPO!MASSIMI COSTI NON RICORRENTI (si devono eseguire tutti i passi tecnologici previsti per il full custom)!giustificato PER GRANDI VOLUMI E PER APPLICAZIONI IN CUI ESISTONO LE LIBRERIE DI CELLE 1/21/ SisElnF5 - MZ Page 9 MZ 9

10 CIRCUITI INTEGRATI ASIC 3 STANDARD CELL 1/21/ SisElnF5 - MZ CIRCUITI INTEGRATI ASIC 4 METODOLOGIA DI PROGETTO GATE ARRAY!GATE ARRAY: SI PARTE DA UN CIRCUITO INTEGRATO IN CUI IL COSTRUTTORE HA GIA REALIZZATO UNA MATRICE DI SW ; SI PROGETTANO SOLO LE INTERCONNESSIONI TRA GLI SW, EVENTUALMENTE USANDO FUNZIONI DI LIBRERIA!MEDIA FLESSIBILITA NEL PROGETTO!PICCOLA-MEDIA COMPLESSITA (E COSTO) DI PROGETTO!RIDOTTA COMPLESSITA DI VERIFICA!MEDIO-MINIMO TEMPO DI SVILUPPO!MEDI COSTI NON RICORRENTI (si parte da circuiti con gli SW gia realizzati)!giustificato PER MEDI VOLUMI E PER APPLICAZIONI IN CUI NON E NECESSARIO OTTENERE IL MASSIMO IN TERMINI DI PRESTAZIONI 1/21/ SisElnF5 - MZ CIRCUITI INTEGRATI ASIC 4 GATE ARRAY Random Logic Memory Subsystem LSI Logic LEA300K (0.6 µm CMOS) 1/21/ SisElnF5 - MZ Page 10 MZ 10

11 CIRCUITI INTEGRATI ASIC 5 RIUSABILITA /MODULARITA!DATI I COSTI DI SVILUPPO DEI CIRCUITI ASIC SI CERCA, OVE POSSIBILE DI RIUTILIZZARE FUNZIONI LOGICHE GIA DISPONIBILI DA ALTRI PROGETTI!OCCORRE ALLORA PENSARE DURANTE IL PROGETTO AL POSSIBILE RIUTILIZZO DELLE FUNZIONI LOGICHE DEFINENDO INTERFACCE E STANDARD CHE NE PERMETTANO UN SEMPLICE RIUTILIZZO!E POSSIBILE ACQUISIRE ALL ESTERNO PARTI/FUNZIONI LOGICHE CHE REALIZZINO UN PARTICOLARE ALGORTIMO. IN QUESTO CASO SI COMPRA E SI SFRUTTA LA PROPRIETA INTELLETTUALE (IP) SVILUPPATA DA TERZE PARTI!TRA LE IP SI POSSONO INSERIRE ANCHE LE PARTI PRINCIPALI (CORE) DI MICROPROCESSORI/DSP/MICROCONTROLLORI 1/21/ SisElnF5 - MZ CIRCUITI INTEGRATI ASIC 5 INTEL PENTIUM (II) MICROPROCESSOR 1/21/ SisElnF5 - MZ Page 11 MZ 11