Low Power Design Alberto Scandurra

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1 Low Power Design Alberto Scandurra Physical Layer & Back-End group, On Chip Communication Systems STMicroelectronics Catania, Italy

2 Agenda Il problema del consumo di potenza nei SoC Origine del consumo di potenza Tecniche di controllo della potenza 2

3 Il problema del consumo di potenza nei SoC 3

4 Potenza dissipata nei SoC Potenza (Watt) Pentium 4 proc Pentium proc 1000W CPU? La potenza disispata dai SoC è cresciuta rapidamente... 4

5 Limiti dovuti al consumo di potenza La dissipazione di potenza è un fattore limitante in molti sistemi Peso e vita delle batteria nei dispositivi portatili Costo del package e del sistema di raffreddamenteo per i sistemi embedded Temperatura del case per laptop, palmari e wearable computer Rumore delle ventole Esempio: telefono cellulare Limite di potenza totale: 3 Watt Vita, dimensione e peso delle batterie sono un forte differenziatore del prodotto 5

6 Esempio reale: telefono cellulare Modulo LCD control LCD driver A/V and transport Video Transmitter Receiver Power analog ASIC Memory 1 Memory 2 Audio Modem Consumo di potenza 150 mw 570 mw mw/ C MHz 0.3 uw (sleep), 258 mw (low), 406 mw (normal) 330 mw (max) 203 mw (max) 80 mw 70 MHz, MHz 690 MHz, MHz, MHz 27 uw (power down), 80 mw (typical), 635 mw (headset) 742 mw (max) 6

7 Temperature ammissibili dei SoC Temperatura dei chip Consumer Da 0 a 70 C, talvolta ristretto da 0 a 50 C, talvolta accettabile da -10 C Industriale Da -25 a +85 C Automotive/Militare Da -40 a 125 C 7

8 Origine del consumo di potenza 8

9 Potenza dissipata sul carico V in = 0 C g R eff R eff C d Vout C L E 0 1 = = V = (C DD d T 0 T 0 P(t) dt= + dv C dt C L )V dt DD V = 2 DD V = T 0 DD I(t) dt= V CV DD 0 (C DD 2 d + V C DD L T 0 dq dt dt )dv out Durante la transizione 0 1, l energia CV DD2 è prelevata dall alimentazione Dopo la transizione, 1/2 CV DD2 è immagazzinata nel condensatore, la rimanente 1/2 CV DD2 è stata disispata come calore nella resistenza di pull-up L energia 1/2 CV DD2 immagazzinata nel condensatore è dissipata nella resistenza di pull-down nella successiva transizione 1 0 9

10 Potenza dissipata dalla logica Gate Leakage R eff Short Circuit Current R eff Diode Leakage C g R eff C d C g R eff C d Subthreshold Leakage Short Circuit Current Subthreshold Leakage Inferiore al 10% della corrente di carica della capacià per commutazioni veloci Raggiunge circa il 10-40% della potenza attiva Diode Leakage Gate Leakage Solitamente trascuravile Era trascurabile, non lo è più a cause degli ossidi di gate sottili 10

11 Potenza statica e potenza dinamica R eff R eff C g R eff C d C g R eff C d Potenza dinamica Potenza di commutazione richiesta per caricare/scaricare la capacità di carico P dinamica = α f (1/2) C V DD 2 Potenza statica Dovuta alla corrente sotto soglia quando I transistor sono off P statica = V DD I off Fattore di attività (transizioni/ciclo) Frequenza di clock 11

12 Tecniche di controllo della potenza 12

13 Diversi livelli di controllo Livello architetturale Low power controller Data encoding/decoding (codifica di canale) Livello logico Clock gating Operand isolation Livello fisico Clock tree synthesis (CTS) Power shut-off Multi Vth Dynamic voltage and frequency scaling (DVFS) 13

14 Controllo della potenza dinamica P dinamica = α f (1/2) C V DD 2 Ridurre la switching activity Il clock gating permette alla logica inattiva di non commutare Il data gating permette ai dati di ingresso di logica inattiva di non commutare Tecniche di bus encoding permettono di minimizzare le transizioni Ridurre la frequenza Non riduce l energia consumata, ma riduce la velocità alla quale è consumata Potenza inferiore significa meno dissipazione di calore ma il sistema deve operare per un tempo più lungo Ridurre la switched capacitance Agire a livello fisico (transistor piccoli fuori dai critical path) Ridurre la tensione di alimentazione Riduzione statica per celle fuori dai critical path Riduzione dinamica per celle nei critical path 14

15 Clock gating e operand isolation Clock gating Non viene mandato il clock ai flip-flop se non necessario Il segnale di enable aggiunge complessità alla logica di controllo Il Pentium-4 centinaio di domini di clock controllati Clock globale D Enable Latch (trasparente quando il clock è basso) Clock locale controllato Q Operand isolation A B Shifter 1 Shifter usato raramente Adder 0 A B Shifter 1 Adder 0 15

16 Sintesi dell albero di clock Clock gating ottimizzato globale locale 16

17 Controllo della potenza statica P statica = V DD I OFF Ridurre la tensione di alimentazione Oltre a ridurre la potenza dinamica, la riduzione della Vdd può aiutare a ridurre la potenza statica Ridurre la corrente di off Aumentare la lunghezza dei transistor fuori dai critical path Usare celle a elevata Vth cells fuori dai critical path (extra Vth aumenta i costi delle fab) Usare dispositivi stacked (porte logiche complesse) Usare tecniche di power shut-off 17

18 Flusso di LPS con RC 18

19 Tipici comandi RC di LPS (1) 1) set_attribute lp_insert_clock_gating true / 2) set_attribute lp_insert_operand_isolation true / 3) set_attribute lp_clock_gating_max_flops <n> <design> 4) set_attribute lp_clock_gating_min_flops <n> <design> 5) define_dft test_mode -active high tst_mode 6) set_attribute lp_clock_gating_test_signal tst_mode <design> 7) set_attribute max_leakage_power <value> <design> 19

20 Tipici comandi RC di LPS (2) 1) Abilita l inserimento della logica di clock gating 2) Abilita l inserimento della logica di operand isolation 3) Specifica il massimo numero di flip flop controllabili con una singola cella di clock gating 4) Specifica il minimo numero di flip flop controllabili con una singola cella di clock gating 5) Definisce il segnale di DFT test_mode 6) Specifica il segnale test_mode da utilizzare per il clock gating 7) Specifica la massima dissipazione di potenza statica tollerata 20