Memorie Non Volatili

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1 Elettronica dei Sistemi Digitali Corso di Laurea in Informatica Crema, 21 Maggio 2001 Laboratorio di Microsistemi Integrati Dipartimento di Elettronica Università di Pavia Via Ferrata, Pavia gregori@ele.unipv.it 1

2 Argomenti introduzione l architettura delle memorie a semiconduttore organizzazione NOR e NAND ROM, PROM, EPROM, EEPROM memorie Flash lettura, programmazione e cancellazione memorie Flash multilivello 2

3 Applicazioni delle memorie NV informazioni necessarie per il funzionamento del sistema codici di microcontrollori parametri dell applicazione programmi di un microprocessore MEMORIE NV informazioni non necessariamente elaborate dati (testo, immagini, suoni) programmi impostazioni BIOS di PC sistema operativo dei disk drive configurazione dei router di rete set top box modem memory card apparecchiature portatili 3

4 Applicazioni emergenti digital camera digital audio player mobile phone GPS car infobox memory card video picture frame PDA printing equipment PC 4

5 Memory card PRINCIPALI FORMATI: SmartMedia ( ,76 mm) CompactFlash ( ,9 mm) Memory Stick (50 21,5 2,8 mm) MultiMedia ( ,4 mm) Secur Digital ( ,1 mm) PC Card PCMCIA Type I (85,6 54 3,3 mm) fonte: IEEE Spectrum, maggio

6 Struttura delle memory card tipo SmartMedia contatti metallici chip di memoria Flash fili di bonding resina supporto plastico tipo CompactFlash microcontrollore package plastico fili di bonding chip di memoria Flash circuito stampato connettore 6

7 Memorie a semiconduttore memorie a semiconduttore RAM ROM memorie NV dinamiche statiche PROM EPROM fusibili Flash E²PROM 7

8 Caratteristiche Memoria Caratteristiche riscrivibilità EEPROM FLASH non volatilità FLASH ROM Read-Only Memory SRAM Static Random-Access Memory basso costo, alta densità; bassa potenza, elevata affidabilità tecnologia matura, altissima densità, affidabilità, basso costo; adatte per grandi produzioni con codice stabile massima velocità, elevata potenza, bassa densità; la bassa densità fa crescere i prezzi DRAM alta densità ROM EPROM Electrically Programmable Read- Only Memory alta densità; devono essere esposte a radiazione ultravioletta per la cancellazione E²PROM Electrically Erasable Programmable Read-Only Memory cancellabili elettricamente per byte; bassa affidabilità, alto costo, bassa densità DRAM Dynamic Random Access Memory alta densità, basso costo, alta velocità, alta potenza 8

9 Decodificatore n bit n bit s 0 word 0 word 0 s 1 word 1 word 1 m word s 2 word 2 cella a 0 a 1 a 2 decodificatore word 2 cella s m 2 word m 2 a k 1 word m 2 s m 1 word m 1 word m 1 input-output (n bit) input-output (n bit) Se a m word corrispondessero m segnali di selezione, i segnali di selezione sarebbero troppi. Il decodificatore riduce il numero dei segnali di selezione a k = log 2 m 9

10 Organizzazione 1D indirizzo k bit decodificatore 2D indirizzo di riga k/2 bit decodificatore di riga linea di indirizzamento (word line) linea dati (bit line) I/O decodificatore di colonna k/2 bit I/O complessità decodificatore P = k 2 k (k ingressi, 2 k uscite) complessità celle C = 2 k (un interruttore per ogni cella) P+C = (k+1) 2 k ad esempio con k=16, 2 k =65536, P+C 10 6 indirizzo di colonna complessità decodificatori P = k 2 k/2 complessità celle C = 2 k +k/2 P+C = k 2 k/2 +2 k +k/2 ad esempio con k=16, 2 k =65536, P+C

11 Organizzazione a matrice cella di memoria indirizzo k bit MAR (k c) bit decodificatore di riga bit line word line matrice di memoria c bit decodificatore di colonna sense amplifier e driver MBR n bit input-output 11

12 Organizzazione gerarchica indirizzo di riga indirizzo di colonna indirizzo di blocco bus dati sense amplifier e driver I/O Vantaggi: minore lunghezza delle linee di interconnessione all interno dei blocchi riduzione della potenza attivando un solo blocco 12

13 Temporizzazione lettura scrittura dati ciclo di lettura tempo di accesso in lettura dato valido ciclo di scrittura tempo di accesso in scrittura dato valido dato letto dato scritto buffer in decodifica buffer out lettura buffer in decodifica scrittura 13

14 ROM NOR Schematico Layout V DD metal (BL) WL0 WL1 WL2 WL3 polisilicio (WL) diffusione (GND) contatto BL0 BL1 BL2 BL3 Durante la lettura una sola word line è alta. La memoria è programmata non effettuando i contatti metal-diffusione nei transistori che si vogliono disabilitare. 14

15 ROM NAND Schematico Layout V DD diffusione BL0 BL1 BL2 BL3 polisilicio (WL) WL0 WL1 impiantazione WL2 WL3 Durante la lettura una sola word line è bassa. La memoria è programmata aumentando la soglia dei transistori che si vogliono disabilitare. 15

16 PROM Memorie ROM programmabili una sola volta WL fusibile BL fusibile in polisilicio in serie all elemento attivo la programmazione avviene interrompendo il fusibile la programmazione è un processo irreversibile 16

17 EPROM e E²PROM Memorie ROM programmabili e cancellabili EPROM cancellabile tramite esposizione a radiazione UV E²PROM cancellabile elettricamente WL BL cella E²PROM l elemento base è il transistore MOS a gate isolato (fluttuante) è possibile cambiarne la tensione di soglia in modo reversibile la programmazione avviene portando la soglia di alcuni di questi transistori a valori talmente alti da non entrare mai in conduzione 17

18 Flash Memorie Flash E²PROM WL BL l elemento base è il transistore MOS a gate fluttuante la programmazione e la cancellazione avvengono in modo elettrico non è presente il transistore di selezione la cancellazione avviene per settori Rispetto alle memorie E²PROM le Flash hanno una densità maggiore ma non possono essere cancellate per word. 18

19 Transistore a gate fluttuante source n + gate gate di controllo gate fluttuante SiO 2 drain n + p-well la tensione di soglia V TH dei transistori MOS dipende dalla carica presente tra il gate e il canale immagazzinando nel gate fluttuante una carica di segno uguale a quella dei portatori del canale la formazione del canale viene ostacolata 19

20 source n + Transistore a gate fluttuante S gate gate di controllo gate fluttuante G F drain B p-well S B D La tensione sul gate fluttuante è funzione della carica in esso immagazzinata Q e delle tensioni applicate ai terminali, infatti: Q = C PP (V F V G ) + C FD (V F V D ) + C FS (V F V S ) + C FB (V F V B ) Definendo la capacità totale come C T = C PP +C FD +C FB +C FS si ottiene V F = α G V G + α D V D + α S V S + α B V B + Q/C T con α G = C PP /C T, α D = C FD /C T, α S = C FS /C T, α B = C FB /C T D n + Definita la tensione di soglia della cella V T la tensione applicata a G per cui la tensione su F è pari alla tensione di soglia V TF del transistore equivalente con G e F cortocircuitati, V F = V TF emerge la dipendenza lineare di V T dalla carica immagazzinata V T = 1/α G V TF α D /α G V D α S /α G V S α B /α G V B Q/C PP C FS F G C PP C FB C FD 20

21 Celle di memoria Flash Immagine al microscopio elettronico a scansione che mostra la sezione delle celle di memoria in tecnologia Flash da 0,18 µm. 21

22 NOR Flash bit line word line bit line bit line layout cella source drain word line word line source comune source 22

23 Programmazione e cancellazione source n + gate gate di controllo gate fluttuante drain p-well programmazione: iniezione di elettroni caldi dal canale tunnelling FN cancellazione: tunnelling FN radiazione ultravioletta n + esempio di tensioni applicate per la programmazione: V D = 5 V V G = 10 V V S = 0 V V B = 0 V esempio di tensioni applicate per la cancellazione: V D = fluttuante V G = -8 V V S = 5 V V B = 5 V 23

24 Programmazione della cella INIEZIONE DI ELETTRONI CALDI DI CANALE Valori tipici delle tensioni applicate: V D = 5 V, V G = 10 V, V S = V B = 0 V Massima corrente di canale: 500 µa source gate gate di controllo drain Gli elettroni che attraversano il canale acquistano energia dal campo elettrico longitudinale E L e la cedono al reticolo cristallino a causa degli urti. n + gate fluttuante E L E T n + p-well Se E L è basso gli elettroni raggiungono l equilibrio termodinamico col reticolo perdendo tanta energia quanta ne acquistano. Se E L è superiore a 100 kv/cm alcuni elettroni acquistano un energia superiore alla barriera di potenziale dell ossido e riescono a saltare nel gate fluttuante deviati da un campo trasversale E T. 24

25 Programmazione della cella source n + gate gate di controllo gate fluttuante TUNNELLING Fowler-Nordheim E T drain p-well Valori tipici delle tensioni applicate: D e S fluttuanti, V G = V, V B = 0 V n + E C substrato L ossido che isola il gate fluttuante realizza una barriera di potenziale che garantisce una bassa probabilità di attraversamento da parte degli elettroni. Applicando una tensione ai capi dell ossido si modifica la forma della barriera e si aumenta la probabilità di attraversamento fino alla formazione di una corrente. ossido barriera di potenziale gate fluttuante substrato ossido gate fluttuante E C U(V G V B ) 25

26 Cancellazione della cella source n + gate gate di controllo gate fluttuante TUNNELLING Fowler-Nordheim E T drain p-well Valori tipici delle tensioni applicate: D fluttuante, V G = 8 V, V S = V B = 5 V n + E C substrato L estrazione della carica dal gate fluttuante può avvenire in maniera elettrica solo per tunnelling FN. Applicando una tensione negativa al gate di controllo si estraggono gli elettroni intrappolati dalla barriera di potenziale. ossido barriera di potenziale gate fluttuante substrato ossido gate fluttuante E C U(V B V G ) 26

27 Programmazione e cancellazione INIEZIONE DI ELETTRONI CALDI DI CANALE veloce, affidabile, poco sensibile alle variazioni dei parametri di processo richiede l erogazione di una corrente elevata (fino a 500 µa) TUNNELLING Fowler-Nordheim richiede un basso valore di corrente sia per la programmazione che per la cancellazione (1 µa), questo permette di agire contemporaneamente su molte celle richiede l applicazione di tensioni elevate e questo può ridurre l affidabilità della memoria; inoltre è sensibile alle variazioni dei parametri di processo 27

28 Lettura I CELLA V GR I CELLA cella cancellata 1 cella programmata 0 I C1 I REF I C0 =0 V T,1 V T,0 V GR V G 28

29 Lettura differenziale S comparatore regolatore di tensione regolatore di tensione selezione di colonna selezione di colonna word line selezionata V GR cella selezionata cella di riferimento 29

30 Memorizzazione multilivello I C cella bilivello I REF I C,1 I C I C,0 = 0 V T,1 V T,0 V GR V GR V G cella multilivello a 4 livelli I C I C,11 I REF3 I C,10 I REF2 I C,01 I REF1 I C,00 = 0 V T,11 V T,10 V T,01 V T,00 V GR V G 30

31 Lettura di una cella bilivello V GR I C C B L uscita del comparatore di corrente indica il contenuto informativo della cella: I REF B = 0 se I C < I REF B = 1 se I C > I REF 31

32 Lettura di una cella multilivello specchi di corrente I C C I C C I C C U3 U2 U1 transcod. B1 B0 V GR I C I REF1 I REF2 I REF3 V T U1 U2 U3 B1 B0 V T,11 V T,10 V T,01 V T,

33 Layout di memoria ML Layout di dispositivo sperimentale di memoria Flash a memorizzazione digitale di 4 bit per cella realizzato in tecnologia Flash da 0,13 µm. Le dimensioni del chip sono 4 2,8 mm. 33