Memorie Flash. Cassino 30 giugno 2006 Giulio G. Marotta Micron Italia Flash Design Center

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1 Cassino 30 giugno 2006 Giulio G. Marotta Micron Italia Flash Design Center 2005 Micron Technology, Inc. All rights reserved. Products are warranted only to meet Micron s production data sheet specifications. Information, products and/or specifications are subject to change without notice. Dates are estimates only. Drawings not to scale. Micron 7/1/2006 and the Micron logo are trademarks of Micron Technology, Inc. All other trademarks are the 1property of their respective owners.

2 Indice Le memorie non volatili transistore a floating gate Il transistore a floating gate come cella di memoria Metodi di scrittura e cancellazione Principali tecnologie Flash La memoria Flash come sistema Circuiti periferici: pompe di carica Circuiti periferici: traslatori di livello Circuiti periferici: regolazione di tensione Circuiti periferici: riferimenti di tensione Circuiti periferici: circuiti di ingresso/uscita Densita` Memorie NAND Miniaturizzazione Applicazioni 7/1/2006 2

3 Le memorie non-volatili Le memorie non volatili sono memorie che mantengono l informazione in assenza della tensione di alimentazione per un tempo indefinitamente lungo. Esempi noti di tali memorie sono i dischi magnetici ed ottici. Una grande varieta` di memorie a semiconduttore che presentano la caratteristica della non volatilita` e` oggi disponibile. I principali tipi sono elencati nella tabella sottostante, insieme alle loro caratteristiche salienti : Memory Inherently Non- Volatile High Density Low Power One Transistor Cell In System Re- Writable Code And Data Storage C/D Byte Alterable Flash X X X X X C/D X Blocking SRAM + Battery X C/D X X EEPROM X X X C/D X X OTP/ EPROM X X X X C Masked ROM X X X X C 7/1/2006 3

4 Il transistore a floating gate Le Flash, come le EPROM e le EEPROM, adottano come dispositivo elementare di memoria il transistore a floating gate, introdotto da Kahng e Sze nel Control Gate D Poly Floating Gate Cfgs Ccgfg Cfgd Source poly1 Drain Cfgsub N+ N+ P - Substrate ( B) Coupling Factor : CF = Ccgfg / ( Ccgfg + Cfg ) G Ccgfg Cfg G D S S B B poly1 transistor 7/1/2006 4

5 Il transistore a floating gate come cella di memoria Il poly1 transistor conduce quando : Ccgfg D poly1 transistor Vgs > [ VTp1 - (Qfg/Cfg) ] / CF G Cfg S B essendo : Vgs la tensione applicata tra gate e source CF il coupling factor VTp1 la soglia del poly1 transistor Qfg la carica presente sulla floating gate Variare Qfg equivale dunque a variare la soglia del transistore a floating gate. Tale effetto e` sfruttato nelle memorie Flash per immagazzinare informazione. In particolare, una carica negativa ( elettroni ) immessa nella floating gate fa aumentare la soglia, mentre una carica positiva ( assenza di elettroni, cioe` presenza di lacune ) la fa diminuire. 7/1/2006 5

6 Metodi di scrittura e cancellazione Control Gate ( ~12V ) Control Gate ( - 10V ) Source (0V) poly poly1 Floating Gate Drain ( ~6V) poly Floating Gate Source (~6V) Drain ( float ) poly1 d N+ N+ N+ N+ P - Substrate ( 0 V) HOT ELECTRON INJECTION La densita` di corrente di Fowler-Nordheim e`data da : P - Substrate ( 0 V) FOWLER - NORDHEIM TUNNELING J = AE 2 e ( - Eo / E ) Essendo A ed Eo costanti che dipendono dal processo ed E il campo elettrico attaverso l ossido, dato da : E = Vfg /d dove Vfg e` il potenziale della floating gate e d lo spessore dell ossido. 7/1/2006 6

7 Principali tecnologie Flash BL BL BL BL BL BL N+ P+ N - B S N+ G P - D N+ WL WL WL SG WL WL WL P - WL NOR NAND PROGRAM F-N Tunnel F-N Tunnel ERASE F-N Tunnel F-N Tunnel V MAX ~ 13V ~ 20V TRIPLE WELL yes yes S WL SG S 7/1/2006 7

8 Principali tecnologie Flash BL0 BL1 AS Control gate ( poly 2nd layer) floating gate ( poly 1st layer) contact WL0 WL1 N+ diffusion contact String select line (SSL) Bit line (BL) (metal) N+ diffusion P-Well N-Well metal WL2 Word line (WL) (poly 2nd layer) Floating gate (poly 1st layer) N+ diffusion bit line metal 1st layer WL3 Ground select line (GSL) Common source (CS) (a) (b) NOR Array Layout NAND Array: (a) layout (b) sezione 7/1/2006 8

9 La memoria Flash come sistema Analog Circuits Tesioni di lettura, scrittura e cancellazione Decoder di riga Flash Array Decoder di colonna & sense amplifiers Algo controller Interprete comandi Logica di controllo I/O s Analog circuits : generazione e regolazione delle tensioni di lettura, programmazione e cancellazione. Decoder di riga: seleziona la word line indirizzata Decoder di colonna: seleziona le colonne indirizzate Sense amplifier: circuiti di lettura che convertono la corrente della cella di memoria in segnale digitale Algo controller: esegue gli algoritmi di programmazione, cancellazione e lettura delle celle di memoria Interprete dei comandi: decodifica I comandi applicati al chip di memoria dai circuiti esterni. 7/1/2006 9

10 La memoria Flash come sistema Analog Voltage references Memory Controller Analog Charge Pumps I/O Pad Bottom I/O Pad Top Memory Fuses Memory Cell Array 7/1/

11 Circuiti periferici: pompe di carica STAGE 1 STAGE 2 STAGE N Vcc Vcc M1 M3 M2 M1 M3 M2 SN MN Vpp C1 C2 C1 C2 PH1 PH2 (a) (b) Vout = Vin +N Vclk C / (2C+Cs) (N+1)Vt N Iout / f(c+cs) Vin = tensione ingresso primo stadio; C=valore di C1 e C2; Cs= capacita` parassita associata a C1 e C2; Vt= soglia dei MOS; Vclock= ampiezza del segnale di clock; f=frequenza del clock. 7/1/

12 Circuiti periferici : traslatori di livello Vhv Vhv P1 P2 OUTB OUT N1 N2 IN Vhv INB Vhv (a) IN N3 Vcc P3 OUTB INB P4 N4 OUT (b) 7/1/

13 Circuiti periferici : regolazione di tensione Vin Vin Vin Vref P1 Iin Rin Vref P2 (a) - regolazione serie Opamp Vout Vout Iout Comp Vout (b) - regolazione shunt R1 R1 Ishunt N1 R1 Cf (a) - regolazione on-off R2 R2 Vref Opamp R2 (a) (b) (c) Vout = Vref * ( 1 + R1/R2) 7/1/

14 Circuiti periferici : regolazione di tensione ENABLE ENABLE CLOCK Charge Pump Circuit OUT Vpp CLOCK ENABLE Comp R1 Vref R2 Bandgap Reference 7/1/

15 Circuiti periferici : riferimenti di tensione P3 P1 P2 W/L W/L n3 W/L n4 Vbg P4 L>>W R1 I1 I2 Q1 n2 Q2 Istart n1 A=N A=1 C R2 Vbg = VbeQ2 + I2 * R1 = VbeQ2 + (R1/R2) * ln N * KT/q 7/1/

16 Circuiti periferici : circuiti di ingresso/uscita primary ESD clamp secondary ESD clamp P1 CEB PGATE VCCQ P1 P2 bonding pad bonding pad R N1 INV NGATE N1 N2 primary ESD clamp secondary ESD clamp DOUT OEB GNDQ (a) (b) Circuiti di I/O: (a) Input buffer; (b) Output buffer 7/1/

17 Densita` Memorie NAND 7/1/

18 Miniaturizzazione Minimum Features Size 7/1/ Feature size (um) 2010

19 Miniaturizzazione Sezione di un capello e intorno a 100um Dimensioni di un globulo rosso sono intorno a 7um Dimensioni dei virus sono tra 400nm e 25nm 7/1/

20 Applicazioni Removable Memory Applications Embedded Memory NAND NAND MCP 7/1/

21 7/1/