Lettura analogica di una tensione.

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1 nalogico e digitale Lettura analogica di una tensione. L'informazione analogica (tensione) viene riportata sul quadrante sotto forma di un angolo proporzionale al valore della tensione Lettura digitale di una tensione. L'informazione analogica iniziale (tensione) viene trasformata in un codice in cui N circuiti digitali elementari (bit) comandano lo stato acceso/spento di ciascun segmento del display. nalogico Un solo conduttore la cui tensione e' la grandezza fisica di interesse. Digitale N conduttori ciascuno dei quali puo' avere solo due valori possibili di tensione, indicati con e. La combinazione di e rappresenta un numero binario, che contiene il valore della grandezza fisica di interesse.

2 Numeri binari onversione binario decimale I b4 = I= b3 = I= b2 = I b = b4 b3 b2 b b cifra numero binario valore della cifra 6 2 = 9 Il numero decimale 9 scritto in codice binario I b = Il numero decimale 9 rappresentato mediante cinque circuiti elettrici binari. valore decimale

3 Variabili logiche I I= Interruttore chiuso: nel circuito circola corrente. Valore logico: (oppure vero,, acceso, rosso...) Interruttore aperto: nel circuito non circola corrente. Valore logico: (oppure falso,, spento, nero...) e sono due variabili logiche. = = Un bit e' una variabile logica binaria che puo' assumere uno di due valori (stati): vero falso rosso nero I due circuiti elettrici dello schema contengono ciascuno il valore di un bit.

4 lgebra di oole Operazioni tra variabili logiche Le tre operazioni logiche elementari tra variabili logiche sono: ND OR NOT = ND La variabile e' se e sono entrambe ; altrimenti e'. = NOT La variabile e' se e' ; la variabile e' se e'. = OR La variabile e' se oppure (o entrambi) sono ; altrimenti e'. Tavole di verita' ND OR ~ NOT

5 lgebra di oole Operazioni logiche mediante i circuiti elettrici (lampadina accesa) = interruttore chiuso e interruttore chiuso = (lampadina accesa) = interruttore chiuso o interruttore chiuso ~ = (lampadina accesa) = interruttore aperto = ~

6 Il transistor come interruttore L V (5V ) I Vin V R I R H Vout (V) Vout V Vin ( V )

7 Parte di unita' di calcolo realizzata a componenti discreti

8 ircuiti integrati digitali nno Livello di integrazione 95 circuiti a componenti discreti 96 SSI Small Scale Integration ircuiti elementari per chip < 966 MSI Medium Scale Integration 969 LSI Large Scale Integration VLSI Very Large Scale Integration ULSI Ultra Large Scale Integration > 6

9 SSI MSI VLSI Unita' di calcolo di un computer PDP 23 contenente circuiti integrati ad alta e a bassa integrazione

10 Famiglie logiche attualmente in uso ipolar TTL EL S LS S F LS MOS D4 H HT T FT H HT LV V U UP MOS Logic MOS Logic High Speed MOS Logic High Speed MOS Logic dvanced MOS Logic dvanced MOS Logic Fast MOS Technology dvanced High Speed MOS dvanced High Speed MOS dvanced Low Voltage MOS Technology dvanced Very Low Voltage MOS Logic dvanced Ultra Low Voltage MOS Logic dvanced Ultra Low Power MOS Logic imos T T LVT LVT imos Technology dvanced imos Technology Low Voltage imos Technology dvanced Low Voltage MOS Technology Transistor Transistor Logic Emitter coupled logic Schottky Logic Low Power Schottky Logic dvanced Schottky Logic Fast Logic dvanced Low Power Schottky Logic

11 ircuiti integrati della famigla TTL 74xx

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13 Il transistor come interruttore ircuito NOT a transistor MOS (omplementary MOS) = ~ 5 V s g in b d b g s Il transistor mos spento ( VG < VT ) presenta tra drain e source una resistenza elevatissima. transistor pmos out d 5 V transistor nmos Il transistor mos acceso ( VG > VT )funziona nella regione lineare e si comporta come una resistenza ohmica di piccolo valore. ircuito NOT (inverter) a transistor MOS I due transistor mos funzionano in maniera complementare come due interruttori contrapposti: quando la tensione di ingresso e' V il transistor nmos e' spento ed il pmos e' acceso e l'uscita e' collegata alla tensione 5 V; viceversa con tensione di ingresso 5 V il transistor nmos e' acceso ed il pmos spento e l'uscita e' collegata alla massa ( V).

14 ircuito NOT a transistor MOS 5 V s g in b d b g s tensione di uscita (V) VOH > 4.95 V transistor pmos out d I ( ) (V) orrente attraverso i transistor durante la commutazione. = ~ transistor nmos VOL <.5 V logico VIL VOL =.45 V VIH VOH =.45 V Il margine di rumore misura l'ampiezza di un ipotetico disturbo in grado di far confondere un livello L con un H o viceversa. logico VIL <.5 V Margine di rumore: (V) VIH > 3.5 V tensione di ingresso = Low = High VIL = massima tensione di ingresso con valore (Low) VIH = minima tensione di ingresso con valore (High) VOH = minima tensione di uscita al valore (High) VOL = massima tensione di uscita al valore (Low)

15 Porte logiche in tecnologia MOS Porta NND NND (,) = NOT ( ND(,) ) s g 5V s g pmos d g d nmos s = ~ ( ) nmos s = ~ ( ) d d g = ~ ( ) ~ ( ) Ogni operazione (ND, OR) effettuata con dispositivi attivi (transistor cmos, bjt ecc.) comporta sempre anche una inversione (NOT). Le operazioni base sono NND, NOR e NOT.

16 Porte logiche in tecnologia MOS Porta NOR NOR (,) = NOT ( OR (,) ) 5V s pmos g g s pmos d = ~ ( ) d nmos s s = ~ ( ) d g = ~ ( ) d g ~ ( )

17 Leggi di De Morgan Le tre operazioni logiche elementari ND, OR e NOT non sono indipendenti: ~ ( ) = ~ ~ Leggi di De Morgan ~ ( ) = ~ ~ ~ ~ ~ ( ) ~ ~ ~ ( ) ~ ~ I legge = II legge = ~ ~

18 Porta NND in tecnologia TTL Livelli elettrici delle porte TTL VIL =.8 V VIH = 2 V VOL <.4 V VOH > 2.4 V 5V IIL =.6 m (.4) IIH < 4 k.6 k 3 IOL = 6 m (8) IOH = 8 (4) Margine di rumore: Low =.4 V High =.4 V Fan out = I valori tra parentesi si riferiscono alla serie LS. = ~ ( ) k Porta NND in tecnologia TTL (Transistor Transistor Logic) ircuito di ingresso equivalente in tecnologia DTL (Diode Transistor Logic)

19 Numeri binari Numerazione ottale: si usano le cifre da a 7 ogni cifra rappresenta 3 bit Numerazione esadecimale: Numerazione ottale si usano le cifre da a 9 e i caratteri da ad F ogni cifra rappresenta 4 bit Esempio: 2 = = 3 6 = 79 odice D Si codifica un numero decimale utilizzando 4 bit per ogni cifra: 79 = Numerazione esadecimale D E F

20 odici on 8 bit (28 = 256 combinazioni) si possono rappresentare: i numeri interi da a 255 i numeri interi da 28 a simboli diversi Il codice SII codifica in 8 bit caratteri dell'alfabeto e segni di interpunzione: = = 8 = 4 6 = = 2 8 = 42 6 = 3 = 3 8 = a = = 4 8 = 6 6 b = = = { = = = 7 6..

21 odici on opportuni codici e' possibile rappresentare qualunque insieme (finito) di oggetti. lcuni esempi di colori codificati con il codice RG a 24 bit (6 cifre esadecimali): 7F7F7F FF 2F FF DD8E6 FF FFFF FF E9FF 9EE9

22 Logica combinatoria Una rete logica combinatoria fornisce alle proprie uscite valori logici che sono funzione esclusivamente dei valori delle variabili logiche di ingresso. ircuito (semi) addizionatore (half adder) Un addizionatore di due cifre binarie e' un esempio di logica combinatoria. Ingressi:, (Rappresentano ciascuna una quantita' numerica /) Uscite: S, R (ontengono il valore numerico di. S = somma; R = riporto) R S R = S = ( ) ~ ( )

23 ircuito addizionatore (full adder) tavola di verita' dell'addizionatore completo (full adder) Un addizionatore completo per numeri binari di N cifre deve prevedere per ogni cifra anche il riporto dalla cifra precedente. Un addizionatore completo puo' essere ottenuto combinando due semiadizionatori: R S = R ½ S Semiaddizionatore (half adder) n R Rn ½ n S ½ Rn S Sn R S R R = R R ddizionatore completo ottenuto combinando due semiaddizionatori ed una porta OR S

24 ddizionatore per due numeri binari di 4 bit R R S R3 S3 R 2 R S R S2 R R S R S S S { 3 2 } { 3 2 } = { R3 S3 S2 S S }

25 onvertitore da codice D a decimale b b b3 b2 b b Gli ingressi b... b3 codificano una cifra decimale (... 9). L'uscita corrispondente (... 9) diventa. Tutte le altre restano. b2 b ~b ~b ~b2 b3 9

26 Tempi di commutazione La propagazione dei segnali tra ingressi e uscite di una rete combinatoria non e' istantanea, ma richiede un tempo finito. V, t tphl Tempi di propagazione in una porta NND realizzata con diverse tecnologie (nsec) tphl tplh typ max typ max 74 (TTL) 74LS (TTL LS) 74F 74T (MOS) tplh Propagazione dei segnali tra ingressi (,) e uscita () di una porta NND.

27 Logica sequenziale: flip flop = ~ nello con reazione negativa Vout ~ = ~~ nello con reazione positiva Vout(Vin) Vout = Vin Vin

28 Logica sequenziale flip flop Una rete logica sequenziale fornisce alle proprie uscite valori logici che sono funzione dei valori delle variabili logiche di ingresso e della storia precedente del circuito. S S R ' ' R circuito bistabile flip flop di tipo set reset uando gli ingressi S ed R sono entrambi ad ci sono due stati stabili possibili per le uscite (circuito bi stabile): = ' = = ' =. Lo stato in cui si trova effettivamente il circuito dipende dalla storia precedente: quale dei due ingressi S o R si e' trovato per ultimo nello stato. Il circuito e' dotato di memoria. Puo' ricordare bit di informazione.

29 clocked set reset flip flop S ~(S ) R ~(R ) S R ' X X / - / '- ' uando l'ingresso (clock) e' alto () i livelli degli ingressi S ed R vengono trasferiti al flip flop ed il circuito si comporta come un flip flop normale di tipo set reset. uando l'ingresso e' basso, lo stato delle uscite rimane congelato al valore / ' presente prima della transizione di. Se alla transizione di gli ingressi S ed R sono entrambi, lo stato di e ' decade in o in maniera imprevedibile (race condition). Se il clock diventa con S ed R entrambi lo stato delle uscite non viene modificato.

30 D type flip flop latch D ~(D ) ~ ( ~D ) ' Il dato presente all'ingresso D viene trasferito all'uscita ( e ' ) fino a che il clock e' alto; quando il clock diventa basso il valore delle uscite viene congelato ed ogni variazione su D non ha piu' alcun effetto. Porta di ingresso aperta. L'ingresso D viene trasferito all'uscita. Porta di ingresso chiusa. Il valore di D non ha alcun effetto su. D dipende dalla storia precedente t Il valore di alla chiusura della porta di ingresso rimane memorizzato.

31 porta di ingresso al master porta di ingresso allo slave master D Master Slave D type flip flop slave M M' ' La porta di ingresso al master e' aperta. Le uscite M e M' seguono il dato D. ' Simbolo del flip flop master slave di tipo D La porta di ingresso al master e' chiusa. I valori di M e M' vengono trasferiti sullo slave. D

32 Shift register in D 2 D 3 D 4 D clock trasferimenti da ingressi D a uscite clock in n D

33 master Master Slave JK flip flop slave J ' K J K ' ' ' Valori assunti dalle uscite e ' dopo la transizione del clock. Il dato viene trasferito dal master allo slave e appare come nuova uscita su e '. J Il dato e ' entra nel master, controllato dagli ingressi J e K. K ' Rappresentazione schematica del flip flop di tipo JK.

34 T type flip flop contatore J K ' ' ' Valori assunti dalle uscite e ' dopo la transizione del clock. T J K ' ' Il flip flop di tipo JK con gli ingressi J e K collegati insieme diventa un flip flop ti tipo T (toggle). d ogni transizione da a dell'ingresso (clock) il valore delle uscite si inverte se T =, rimane invariato se T=. clock () L'uscita compie un ciclo completo ogni due cicli dell'ingresso. Il circuito e' un divisore di frequenza per 2.

35 ontatore binario (asincrono) ollegando in cascata piu' divisori (flip flop di tipo T) si ottiene un contatore binario: la configurazione delle uscite rappresenta il numero di impulsi giunti al primo ingresso (clock). D clock () D ritardo clock J K J ' K J D ' K J ' K '

36 Tempi di propagazione frequenza massima di conteggio Nel contatore asincrono l'ingresso di ogni flip flop e' comandato dall'uscita del precedente. Il tempo di propagazione dei segnali dall'ingresso all'ultima uscita e' dato dalla somma dei tempi di propagazione attraverso ogni stadio. d esempio, in un flip flop J K di tipo TTL LS, il tempo di propagazione e' circa 8 nsec. In una catena di 4 stadi tra il segnale all'ingresso clock e l'ultima uscita si ha un ritardo di 72 nsec e quindi una frequenza massima di conteggio minore di (72 nsec) = 3.9 Mhz. Si possono realizzare contatori sincroni in cui il segnale di ingresso (clock) e' applicato contemporaneamente ad ogni flip flop della catena: ogni flip flop esegue o meno il conteggio sulla base dei segnali presenti sugli ingressi J,K generati dalle uscite degli stadi precedenti; ogni flip flop sa in anticipo se dovra' cambiare stato al successivo segnale di clock e di conseguenza quando questo arriva tutti gli stadi commutano contemporaneamente.

37 ontatore sincrono J K J ' K J ' K D J ' K ' clock Schema di principio di un contatore sincrono a quattro bit Ogni flip flop commuta al successivo passaggio del clock da a se il suo ingresso JK e'. Il tempo di propagazione dal segnale di clock ad ogni uscita e' quello di commutazione del singolo flip flop.

38 Orologio digitale

39 omputer

40 ontatore sincrono a 4 bit 74xx63

41 ontatore 74LS63 SSI MSI LSI VLSI Small Scale Integration (~ ) Medium Scale Integration (~ ) Large Scale Integration (~ k) Very Large Scale Integration (~ k)

42 ontatore 74LS63

43 schema base di un contatore modulo N ontatore modulo N 5 uando le uscite sono tutte diventa anche l'uscita R (riporto) mentre l'ingresso LD (load) diventa, predisponendo per il caricamento dei dati. l successivo fronte di salita del clock viene caricato il dato presente agli ingressi D () ed R torna a zero. 6 2 (3) 3 (2) 9 5 R D ET LD 74xx63 L k logica positiva logica negativa 5 D EP G 4 () 5 () 2 (3) clock (2) L D R LD 5 Un contatore modulo N conta ciclicamente gli impulsi al suo ingresso (clock) da a N : 2... N 2. N.. e fornisce all'uscita un impulso ogni N impulsi di ingresso (divisore di frequenza per N).

44 Visualizzazione dei dati Si possono utilizzare diodi led (light emitting diode) per visualizzare lo stato logico dei segnali del circuito. I diodi led (rossi) a base di semiconduttori composti (areniuro di gallio) hanno una tensione di polarizzazione diretta VD.5 V. Una porta della serie TTL LS puo' erogare (assorbire sink) nello stato basso una corrente IL = 8 m a VOL =.4 V. on R = 47 si ha nel led una corrente: ID = (5.5.4) V / 47 = 6.6 m Il led viene pilotato con logica negativa: acceso per indicare lo stato Low (). Non e' possibile accendere un led con una porta TTL nello stato alto in quanto IOH = 8. 5 load conteggio R D ET LD 74xx63 L k 5 D IL 47 segnale di clock Stato alto (> 2.4 V): led spento Stato basso (<.4 V): led acceso ircuito di pilotaggio di un diodo led EP G 8

45 2 3 4 R ~clock Gli ingressi enable EP ed ET non sono utilizzati e sono in posizione sempre attivi. LD L'ingresso clear L non e' utilizzato ed e' in posizione inattivo. 4 Il segnale di riporto R viene combinato con il segnale clock per ridurre la durata del segnale load LD al solo mezzo ciclo low del clock x 47 La lunghezza del conteggio viene programmata mediante ponticelli. In logica negativa: ponticello inserito = ; il valore impostato indica l'inizio del conteggio, decrescente fino a zero; i led (a logica negativa) riportano il conteggio in discesa R D ET LD L La porta NND all'ingresso serve solo a ridurre il fan in del circuito (circuito buffer). 74xx63 k D EP G ontatore modulo N ( N 6) ~clock clock ~clock 2 5 F

46 aratteristiche elettriche del 74LS63

47 Tempi di commutazione del 74LS63

48 Tempi di commutazione del 74LS63

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50 4 ontatore programmabile modulo N ( N 6) 6 74H x R D ET LD 74H63 L k D EP 74H ~clock G F 2 4 8

51 a diodi led k k 6x 47 F Vista dal lato dei componenti condensatore elettrolitico xyz a

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53 ontatore programmabile modulo N ( N 6) H x R D ET LD 74H63 L k D EP 74H ~clock G F ollegare un generatore all'ingresso ~clock; regolare per una frequenza bassa (< Hz) e verificare che la sequenza di conteggio sia corretta, per diversi valori di N. umentare la frequenza di clock e misurare (con l'oscilloscopio) i ritardi tra l'ingresso k e le uscite ed R ed il tempo di propagazione attraverso le porte NND. umentare ancora la frequenza e determinare (se possibile) la frequenza massima di conteggio.