3 Reti Sequenziali Fondamenti di Informatica P2 Ingegneria Meccatronica

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1 3 Reti Sequenziali Fondamenti di Informatica P2 Ingegneria Meccatronica Stefano Mattoccia ipartimento di Informatica Università di Bologna 1

2 Le reti di maggiore interesse non dipendono unicamente dagli ingressi (reti combinatorie, RC) ma anche da elaborazioni precedenti. Pertanto, per le reti sequenziali sono necessari dispositivi per memorizzare elaborazioni precedenti (stato). Il modello di tale rete (macchina a stati finiti o FSM) può essere schematizzato così: I n k RC r k U S MEM S*

3 Modello della Macchina a Stati Finiti (FSM) - Mealy I n F r U U=F(S,I) S * =G(S,I) G k S S *? k

4 Modello della Macchina a Stati Finiti (FSM) - Moore I n F r U U=F(S) S * =G(S,I) G k S? S * k

5 Reti Sequenziali Asincrone (RSA) k S S * S S *? k τ Retroazione diretta (τ: ritardo intrinseco della RC G) I S S * U t (1) (2) (3) t+τ

6 Aspetti positivi delle RSA (vs RSS) Le reti asincrone rispondono molto rapidamente (appena possibile) alle variazioni degli ingressi Non è necessario un segnale di sincronismo (clock) Ridotta dissipazione di potenza Aspetti negativi delle RSA (vs RSS) Vincoli per il corretto impiego - l ingresso può variare solo quando la rete ha raggiunto una condizione di stabilità - i segnali di ingresso possono variare uno alla volta Esposte a potenziali malfunzionamenti (corse critiche) ifficili da progettare In pratica, sono utilizzate per realizzare latch e flip-flop. A noi interessano (maggiormente) le reti sincrone (RSS)!

7 RSA notevoli: Flip-Flop FF * * FF: RSA che assume il valore logico presente sull ingresso durante i fronti di salita (positive edge triggered) dell ingresso Il FF è tipicamente utilizzato come cella elementare di memoria nelle reti sequenziali sincrone. In tal caso, il segnale, è un segnale di tipo periodico (clock). atasheet FF:

8 I FF sono dotati di due ulteriori ingressi asincroni che consentono di settare (A_SET) o resettare (A_RES) indipendentemente da e. A_SET* A_SET* FF * A_RES* A_RES* * A_SET* A_RES* * Tipica realizzazione di un FF della famiglia TTL ( 374) mediante 3 latch SR. =0 se A_RES=1 =1 se A_SET=1 A_SET e A_RES sono prioritari rispetto a e NOTA: i segnali asincroni di set e reset denominati nella slide (rispettivamente) A_SET e A_RES sono spesso denominati (rispettivamente) PR e CL oppure S e R. Inoltre, se non indicati nello schema logico si suppone che tali comandi siano non asseriti (A_SET=0 e A_RES=0).

9 Vincoli di corretto impiego per i FF Tempi di Setup (τ SU ), Hold (τ H ) e Risposta (τ R ) FF * * τ SU τ H τ R Il corretto funzionamento è garantito solo se τ SU τ SUmin e τ H τ Hmin. In caso contrario, metastabilità. Cosa implicano i parametri τ SUmin e τ Rmin indicati nei datasheet?

10 Il FF come elemento fondamentale delle RSS Se all ingresso viene inviato un segnale periodico (clock): il FF ritarda ( = elay) il segnale di uscita, rispetto al segnale di ingresso, di un tempo pari al periodo di clock T n+1 = n FF * * T T T T

11 Vincoli di campionamento e metastabilità Il mancato rispetto dei vincoli sul campionamento dei segnali porta a metastabilità. τ SU τ H???????????? τ =??? 1? 0? metastabile?? 0 1 stabile stabile

12 Sincronizzazione di segnali (non sincroni) Normalmente i segnali provenienti dall esterno (ma non solo) non sono sincroni con il clock della RSS. uesto è un problema molto comune. Come gestire potenziali situazioni di metastabilità che potrebbero compromettere il corretto funzionamento della RSS? I FF metastabile I_M FF Stabile (?) I_sync La soluzione mostrata garantisce che l uscita I_sync assume il valore di I nel momento in cui tale segnale è stato campionato? Sono sufficienti due livelli di FF? uali sono gli effetti collaterali di questa soluzione?

13 Reti Sequenziali Sincrone (RSS) k? k (k) FF S S * S S * k FF sull anello di retroazione Tutti con lo stesso clock di periodo T I S S * U t-t t t+t t+2 T Nel caso specifico: Moore o Mealy? Lo stato cambia anche se non cambia l ingresso? L uscita cambia anche se non cambia l ingresso?

14 Alcune considerazioni sulle RSS Lo stato della rete cambia solo in corrispondenza dei fronti di salita del clock che (tipicamente) si susseguono con periodo T La rete risponde ogni T se si desidera massimizzare la velocità di risposta della rete è necessario adottare il modello di Mealy La rete è svincolata dai ritardi della rete G! uindi, nessun problema di corse critiche (purché T > τ SUmin + τ Rmin!) All interno di uno stesso progetto sono tipicamente presenti più RSS e non necessariamente per tutte le RSS il clock è lo stesso e/o coincide con il clock del processore Le RSS sono (più) facili da progettare delle RSA

15 Alee nelle reti combinatorie Si consideri il caso seguente nel quale l uscita di una rete combinatoria è utilizzata come clock di un FF: IN 1 1 S τ a τ τ c b τ u FF * OUT S τ τ τ u Alea statica: provoca un campionamento indesiderato del FF L uscita u presenta un glitch

16 In realtà, le alee possono essere eliminate introducendo ulteriori gate (metodi che non vedremo) In alcuni casi le alee potrebbero essere filtrate dagli stessi gates (ad esempio nel caso di lentezza dei dispositivi rispetto ai tempi del glitch); questa possibilità deve essere verificata attentamente analizzando i datasheet dei componenti utilizzati perché espone la rete a malfunzionamenti In ogni caso, evitare sempre di inviare sul clock di una RSS l uscita di una rete combinatoria Un impulso troppo breve potrebbe essere filtrato dall AN a b c a b c

17 Clock gating e glitch sul clock Nelle reti sincrone è necessario evitare variazioni spurie (glitch) del segnale di clock che possono provocare commutazioni indesiderate dei FF. Ad esempio, per via dei reciproci ritardi tra i t segnali [t-1..0] e/o le alee introdotte dalla rete combinatoria di decodifica, a causa del clock gating, può verificarsi quanto segue [t-1..0] t Rete di ecodifica P _G FF * * P _G NO!! Glitch sul clock commutazione spuria del FF!

18 Clock gating e clock-skew Il clock gating, oltre a generare potenziali glitch introduce clock-skew. Ad esempio, consideriamo le due RSS seguenti I2 FF * A A* 1 I1 _G FF * B B* τ AN I clock delle due reti sono sfasati di un tempo pari al ritardo introdotto dall AN. Tale fenomeno ( clock-skew ) è potenzialmente dannoso. Perchè? _G τ AN τ AN Il clock-skew non è causato solo dal clock gating ma anche (ad esempio) da percorsi elettrici di lunghezza diversa.

19 Notazione Per una corretta e non ambigua rappresentazione delle reti logiche è bene adottare alcune convenzioni. Segnali asincroni (A_nome_segnale) o ulteriori segnali di ingresso (e.g., segnali di input nei contatori con LOA) Ingressi RSS indicare tutti i segnali anche all interno! Uscite Segnali asincroni (A_nome_segnale)

20 I FF * A_RES A A* I FF A A* A_RESET A_RESET S S A B 0 1 U A B U Inoltre: - le RSS hanno un clock mentre le reti combinatorie no.. etc

21 river 3-state I U I U OE=0 OE I U OE=1 OE I U I Z OE U? 0 1 Z ual è il valore dell uscita?

22 uale valore logico assume U? 1 0 U=? OE=0 Che cosa è necessario garantire nella rete seguente? uando il segnale U assume un valore logico significativo? I1 OE1 1 U=? I2 OE2

23 Esercizio 1 Progettare un registro a 8 bit con uscita tri-state utilizzando FF positive edge triggered. La rete, ad ogni fronte di salita del clock, memorizza il byte IN[7..0] in ingresso se WE=1 mentre mantiene il valore precedentemente memorizzato in caso contrario (WE=0). L uscita OUT[7..0] della rete deve essere posta nello stato di alta impedenza quando il segnale OE=0. Inoltre, la rete deve essere dotata di un ingresso asincrono di RESET (A_RESET) che, se 1, pone al livello logico 0 l uscita OUT[7..0] indipendentemente dal valore dei segnali WE, IN e. uali condizioni debbono essere soddisfatte perché sia garantito il corretto funzionamento della rete? OE OE WE IN[7..0] WE IN[7..0]? OUT[7..0] OUT[7..0] A_RESET

24 Soluzione Caso singolo bit OE IN 0 1 FF * R OUT WE A_RESET NOTA - Per garantire il corretto funzionamento della rete è necessario rispettare tempi di setup e hold - Il FF esiste (8X) in forma integrata (74XX374) ed è dotato di comando di OE

25 NOTA - La soluzione seguente NON è corretta in quanto: a) variazioni spurie (glitch), dovute a instabilità del segnale WE, possono causare commutazioni indesiderate del flip-flop b) il gate ritarda il segnale di clock del FF e potrebbe causare potenziali sfasamenti ( clock-skew ) tra i clock dei vari componenti della rete sincrona complessiva OE IN WE FF * R OUT A_RESET

26 Estensione a 8 bit A_RESET WE OE IN7 0 1 FF * R 7 OUT7 IN1 0 1 FF * R 1 OUT1 IN0 0 1 FF * R 0 OUT0

27 Estensione a 8 bit (meglio) IN[7..0] FF * R 8 [7..0] 8 OE 8 OUT[7..0] WE A_RESET

28 Esercizio 2 Progettare una rete che periodicamente, dopo ogni tre periodi di clock, setta al livello logico 1 la propria uscita per un periodo clock.? OUT OUT A_RESET OUT (0) (1) (2) (3) (0) (1) (2) (3)

29 Soluzione 3.1 Soluzione canonica ottenuta mediante sintesi formale. Grafo degli stati A,0 B,0 C,0,1 s n,u Tabella di flusso s n s n+1 u A B 0 B C 0 C 0 A 1 Tabella delle transizioni y 1n y 0 n y 1 n+1 y 0 n+1 u Sintesi minima (mappe di Karnaugh, ) u = y 1n y 0 n y 0 n+1 = y 0n * y 1 n+1 = y 1n XOR y 0 n

30 y 0 XOR y 1 FF FF * R* * R* u NOTA - Se si desidera aggiungere un segnale di ENABLE alla rete precedente mediante il metodo della sintesi formale? - E necessario ripetere tutti i passi precedenti (grafo, diagramma stati, ) - Noi non studieremo questo metodo

31 Soluzione 3.2 Una possibile soluzione si basa sull utilizzo di un contatore modulo 4. u1 COUNTER X4 u0 A_RES u1 u0 OUT A_RESET Perchè? Progettare un contatore modulo 4.

32 Contatore modulo a1 a0 b1 b0 G c +1 s1 s0 Stato presente, coincidente con uscita in questo caso > rete F è l identità u0 FF * clock Stato futuro Modello di Moore OUT = u1 u0 u1 FF * clock Registro a 2 bit

33 Stato Stato Presente Futuro 00 -> > > > > Possiamo capire da questi valori come progettare la rete?

34 Contatore modulo 4 u1 u XOR FF u0 FF * * R* R* u1 A_RESET*

35 Contatore modulo 4 con comando di ENABLE (EN) 0 1 EN XOR 1 FF u0 FF * * R* R* 0 EN u1 A_RESET*

36 Contatore modulo 4 UP/OWN (U/*) u1 u XOR 1 FF u0 FF * * R* R* 0 U/* u1 A_RESET*

37 Contatore modulo 4 con LOA (L) i0 1 0 L XOR i1 0 FF u0 FF * * R* R* 1 L u1 A_RESET*

38 Logisim Evolution: contatore modulo 4 UP/OWN

39 Esercizi E3-1) Progettare un contatore modulo 4 dotato dei segnali U/*, EN e L nei seguenti 2 casi: a) segnale L prioritario rispetto a EN b) segnale EN prioritario rispetto a L In entrambi i casi si supponga che U/* sia il segnale meno prioritario tra i tre. E3-2) Progettare un contatore modulo 8 E3-3) Progettare un contatore modulo 5 utilizzando un contatore modulo 8

40 Esercizio 3 Progettare un registro a scorrimento (shift-register) a 3 bit A_RESET A_RESET O2 OUT2 IN IN? O1 OUT1 O0 OUT0

41 Soluzione IN A_RESET OUT2 OUT1 OUT0

42 OUT0 OUT1 OUT2 IN FF * R* FF * R* FF * R* A_RESET* A_RESET* A_RESET* Esercizi E4-1) Progettare uno shift-register dotato di comandi di enable EN e LOA (parallelo e prioritario rispetto all enable). E4-2) Utilizzando due shift-register a 4 bit e un contatore modulo 8: progettare un convertitore serie parallelo a 8 bit dotato di un segnale (A) che comunica l avventura ricezione degli 8 bit.

43 Esercizio 4 Progettare una rete sincrona dotata di un ingresso IN e di un uscita OUT. L uscita OUT deve asserirsi esattamente per un periodo di clock se viene rilevata una transizione da 0 a 1 del segnale di ingresso (monoimpulsore). Si noti che il segnale di ingresso potrebbe anche essere non sincrono (purché rispetti tempi di setup e hold) IN IN? OUT OUT IN OUT

44 Soluzione OUT IN FF * FF * IN OUT

45 Perchè questa soluzione è sbagliata (1)? OUT IN FF * IN OUT

46 Perchè questa soluzione è sbagliata (2)? OUT IN FF * IN OUT

47 Perchè questa soluzione è sbagliata (3)? IN FF * OUT IN OUT

48 Esercizio 5 Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sull ingresso IN[7..0] mentre il segnale VAL era a livello logico 1 sono stati FFh (primo carattere della sequenza), 27h e 30h. Nel caso sia rilevata la sequenza FF-27-30, nel periodo di clock successivo a quello dell ultimo carattere ricevuto (30h), deve essere asserita l uscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET. In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere. VAL IN[7..0] VAL? IN[7..0] A_RESET OUT OUT A_RESET

49 IN[7 0] 30h FFh FFh 27h 55h 30h 30h 16h 80h A_RESET VAL OUT (1) (2) (3)

50 Soluzione 6.1 VAL 0 VAL 0 IN[7 0] OE* * R* 0 1 OE* R* * A_RESET* A_RESET* 30h 27h FFh EC_30 EC_27 EC_FF VAL Il segnale EN condiziona l ultimo carattere della sequenza 1 0 FF R* * OUT A_RESET*

51 30h 27h FFh IN[7 0] 8 Soluzione 6.2 FF * R* 0 1 VAL FF * R* 0 1 VAL FF * R* 0 1 VAL EC_30 EC_27 EC_27_1T EC_FF EC_FF_2T A_RESET* A_RESET* A_RESET* FF * 1 0 OUT R* A_RESET* EC_30 VAL EC_27_1T EC_FF_2T

52 Soluzione 6.3 Una soluzione alternativa utilizzando un contatore dotato di comando di LOA 1 OUT O 3 EN IN[7 0] 8 ATTESO_30 ATTESO_27 ATTESO_FF O 2 O 1 O 0 EC 2:4 I 1 I 0 30h EC_ h EC_27 LOA ENABLE L EN I1 I0 COUNTER X4 1 0 FFh EC_FF A_RES* A_RESET* LOA = ATTESO_FF VAL EC_FF* + ATTESO_27 VAL EC_27* + ATTESO_30 VAL EC_30* ENABLE = ATTESO_FF VAL EC_FF + ATTESO_27 VAL EC_27 + ATTESO_30 VAL EC_30 C è un problema

53 .. nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con VAL=1) sono FF-FF-27-30? 1 OUT O 3 EN IN[7 0] 8 ATTESO_30 ATTESO_27 ATTESO_FF O 2 O 1 O 0 EC 2:4 I 1 I 0 30h EC_30 0 EC_FF 27h EC_27 LOA ENABLE L EN I1 I0 COUNTER X4 1 0 FFh EC_FF A_RES* A_RESET* LOA = ATTESO_FF VAL EC_FF* + ATTESO_27 VAL EC_27* + ATTESO_30 VAL EC_30* ENABLE = ATTESO_FF VAL EC_FF + ATTESO_27 VAL EC_27 + ATTESO_30 VAL EC_30

54 Esercizi E6-1) Riprogettare la rete dell esercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con VAL=1) dei caratteri FFh, 27h e 30h. Ad esempio, OUT=1 se i caratteri ricevuti (mentre VAL=1) sono stati: FF-7A-80-9F-27-B2-30-

55 Esercizio 6 Modificare l esercizio precedente in modo che, in seguito al rilevamento della sequenza, l uscita OUT assuma il valore logico 1 per un solo periodo di clock. Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente. A_RESET A_RESET EN IN[7..0] EN IN[7..0]? OUT OUT

56 Soluzione 7.1 IN[7 0] 30h FFh FFh 27h 55h 30h 30h 16h 80h A_RESET EN OUT (1) (2) (3)

57 EN EN IN[7 0] * R* R* * A_RESET* A_RESET* 30h 27h FFh EN 1 0 FF R* * OUT A_RESET*

58 Soluzione 7.2 Rispetto all esercizio 6.2 è sufficiente modificare il comando di LOA facendo in modo che LOA=1 quando OUT=1? 1 OUT O 3 EN IN[7 0] 8 ATTESO_30 ATTESO_27 ATTESO_FF O 2 O 1 O 0 EC 2:4 I 0 I 1 30h EC_30 0 EN EC_FF 27h EC_27 LOA ENABLE L EN I1 I0 COUNTER X4 1 0 FFh EC_FF A_RES* A_RESET LOA = ATTESO_FF EN EC_FF* + ATTESO_27 EN EC_27* + ATTESO_30 EN EC_30* + OUT ENABLE = ATTESO_FF EN EC_FF + ATTESO_27 EN EC_27 + ATTESO_30 EN EC_30 Cosa accade se (con EN=1) la sequenza è 45-FF FF ?

59 Esercizi E6-1) Riprogettare la rete dell esercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh, 27h e 30h. Ad esempio, OUT=1 se i caratteri ricevuti mentre EN=1 sono stati: FF-7A-80-9F-27-B2-30- E6-2) Cosa accade alle soluzioni 6.1 e 6.2 se (mentre EN=1) la sequenza è: 45-FF FF ?

60 Esercizio 7 Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[7..0] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza), 27h e 30h. Nel caso sia rilevata tale sequenza, due periodi di clock successivi a quello dell ultimo carattere della sequenza ricevuto deve essere asserita l uscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1. In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere. A_RESET A_RESET EN IN[7..0] EN IN[7..0]? OUT OUT

61 IN[7 0] 30h FFh FFh 27h 55h 30h 18h 16h 80h A_RESET EN OUT (1) (2) (3)

62 Soluzione 8.1 EN EN IN[7 0] * R* R* * A_RESET* A_RESET* 30h 27h FFh EN Il segnale EN condiziona l ultimo carattere della sequenza 1 0 FF R* * FF R* * OUT A_RESET* A_RESET*

63 Soluzione OUT FF OUT_1 O 3 EN IN[7 0] 8 * R* A_RESET* ATTESO_30 ATTESO_27 ATTESO_FF O 2 O 1 O 0 EC 2:4 I 0 I 1 30h EC_30 0 EC_FF 27h EC_27 LOA ENABLE L EN I1 I0 COUNTER X4 1 0 FFh EC_FF A_RES* A_RESET* LOA = (ATTESO_FF EN EC_FF* + ATTESO_27 EN EC_27* + ATTESO_30 EN EC_30*) OUT_1* ENABLE = (ATTESO_FF EN EC_FF + ATTESO_27 EN EC_27 + ATTESO_30 EN EC_30) OUT_1*

64 Esercizio 8 Progettare una rete dotata di tre ingressi E, A/I*, A_RES e un uscita OUT. Il segnale di ingresso A/I* influisce sulla rete solo se contemporaneamente E=1. L uscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte, anche non consecutive, il valore 1 del segnale A/I* in presenza del segnale E=1. Ogni volta che il segnale A/ I* assume il valore 0 (con E=1) deve essere ridotto di uno il numero di eventi rilevati fino a quel momento. Successivamente a un reset (segnale asincrono) o nel caso nessun evento sia stato ancora rilevato (o che il numero di incrementi sia stato compensato da un numero equivalente di decrementi) la rete deve rimanere nello stato 000 anche se A/I*=0 ed E=1. opo avere rilevato cinque eventi la rete deve riprendere immediatamente l analisi degli ingressi. A/I* A/I* E A_RESET CLO E A_RES? OUT OUT

65 Soluzione 9.1 STATO_0 = O2* O1* O0* CONTEGGIO_INIETRO = (A/I*)* ENABLE_COUNTER = E (STATO_0 CONTEGGIO_INIETRO)* LOA = OUT = O2 O0 E A/I* Il conteggio è bloccato (EN=0), anche con E=1, se il contatore si trova nello stato 000 e il comando OWN è asserito (A/ I*=0) 0 0 ENABLE_COUNTER A/I* LOA EN U/* LOA I 2 I 1 I 0 O 2 COUNTER X 8 O 1 O 0 O 2 O 1 O 0 A_RES CLO A_RESET

66 Contatore modulo 8 con comando di UP/OWN*

67 Soluzione 9.2 E A/I* 0 0 A/I* O 2 O 1 O 0 E A/I* OUT EN U/* LOA I 2 I 1 I 0 O 2 COUNTER X 8 O 1 O 0 OUT A_RES O 1 non è necessario CLO A_RESET

68 Soluzione 9.3 Soluzione mediante sintesi formale: grafo -> tabella di flusso -> tabella delle transizioni,... NON SI USA!!!! E A/I* A,0 B,0 C,0,0 E, F,1

69 Esercizio 9 Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit: mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM.

70 Soluzione A 15..A 12 A 11..A 8 A 7..A 4 A 3.. A (0000h) (1FFFh) RAM_1 (8k) (2000h) (27FFh) (2800h) (2FFFh) RAM_2 (2k) RAM_3 (2k) RAM (12K) 0000h 2FFFh Segnali di decodifica: CS_RAM_1=A15* A13* CS_RAM_2=A15* A13 A11* CS_RAM_3=A15* A13 A11 CS_EPROM=A (C000h) C000h EPROM (16k) EPROM (16K) (FFFFh) FFFFh

71 NOTA - La codifica semplificata implica l attivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria. - Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metà dello spazio di indirizzamento) 0000h CS_EPROM=A15 Indirizzi di memoria con A15=1 EPROM (16K) 8000h EPROM (16K) C000h FFFFh

72 - Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0: CS_RAM_1=A15* A13* uindi, CS_RAM_1=1 per entrambi i seguenti intervalli di memoria: A 15..A 12 A 11..A 8 A 7..A 4 A 3... A (0000h) (1FFFh) RAM_1 (8k) RAM_1 (8k) 0000h 1FFFh 4000h 5FFFh 8000h A 15..A 12 A 11..A 8 A 7..A 4 A 3... A (4000h) (5FFFh) FFFFh

73 - Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0 : CS_RAM_2=A15* A13 A11* uindi, CS_RAM_2=1 per i seguenti quattro intervalli di memoria: A 15..A 12 A 11..A 8 A 7..A 4 A 3... A (2000h) (27FFh) A 15..A 12 A 11..A 8 A 7..A 4 A 3... A (3000h) (37FFh) A 15..A 12 A 11..A 8 A 7..A 4 A 3... A (6000h) (67FFh) RAM_2 (2k) RAM_2 (2k) RAM_2 (2k) RAM_2 (2k) 0000h 2000h 3000h 4000h 6000h 7000h 8000h A 15..A 12 A 11..A 8 A 7..A 4 A 3... A (7000h) (77FFh) FFFFh

74 - Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1 : CS_RAM_3=A15* A13 A11 uindi, CS_RAM_3=1 per i seguenti quattro intervalli di memoria: A 15..A 12 A 11..A 8 A 7..A 4 A 3... A (2800h) (2FFFh) A 15..A 12 A 11..A 8 A 7..A 4 A 3... A (3800h) (3FFFh) A 15..A 12 A 11..A 8 A 7..A 4 A 3... A (6800h) (6FFFh) A 15..A 12 A 11..A 8 A 7..A 4 A 3... A (7800h) (7FFFh) RAM_3 (2k) RAM_3 (2k) RAM_3 (2k) RAM_3 (2k) 0000h 2800h 3800h 6800h 7800h FFFFh

75 Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata. Nella figura seguente sono indicati solo gli indirizzi iniziali. RAM_1 (8k) RAM_2 (2k) RAM_3 (2k) RAM_2 (2k) RAM_3 (2k) RAM_1 (8k) RAM_2 (2k) RAM_3 (2k) RAM_2 (2k) RAM_3 (2k) 0000h 2000h 2800h 3000h 3800h 4000h 6000h 6800h 7000h 7800h 8000h EPROM (16K) C000h EPROM (16K) FFFFh

76 Esercizio 11 Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit: - mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM Nel sistema sono presenti anche due dispositivi di I/O denominati 1 (dotato di due registri interni) e 2 (dotato di quattro registri interni): - mappare in memoria anche i due dispositivi di I/O 1 e 2 agli indirizzi 2000h e 1000h Osservando che esiste una sovrapposizione tra gli indirizzi di una memoria e dei due dispositivi di IO, si scrivano i CS, in forma semplificata, di tutti i dispositivi presenti nel sistema riducendo al minimo gli indirizzi sottratti dai dispositivi di IO alla memoria.

77 Soluzione RAM: 1 chip da 32KB RAM (00000h->07FFFh) CS_RAM = BA19* CS_1* CS_2* EPROM: 1 chip da 32KB EPROM (F8000h FFFFFh) CS_EPROM = BA19 1: Mappato in memoria all indirizzo 02000h, occupa 2 locazioni (A0) nello spazio di indirizzamento. CS_1 = BA19* BA14* BA13 BA12* BA11* BA10* BA9* BA8* BA7* BA6* BA5* BA4* BA3* BA2* BA1* 2: Mappato in memoria all indirizzo 01000h, occupa 4 locazioni (A1A0) nello spazio di indirizzamento. CS_2 = BA19* BA14* BA13* BA12 BA11* BA10* BA9* BA8* BA7* BA6* BA5* BA4* BA3* BA2*

78 Esercizio 12 Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit: - mappare 32k di RAM nella parte bassa dello spazio di indirizzamento, 32k di RAM a partire dall indirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento

79 Soluzione 00000h 10000h 20000h 30000h RAM_1 (32k) RAM_2 (32k) 00000h FFFh C000h FFFh CS_RAM_1=A19* A17* A16* CS_RAM_2=A19* (A17 + A16) oppure CS_RAM_2=A19* CS_RAM_1* CS_EPROM=A19 F0000h FFFFFh EPROM (64k) F0000h FFFFFh

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83 Esercizio 13 Progettare una rete che genera il codice Johnson a 3 bit (000->100->110->111->011->001->000-> ). A_RESET IN? OUT2 OUT1 OUT0

84 Soluzione OUT0 OUT1 OUT2 FF * R* FF * R* FF * R* A_RESET* A_RESET* A_RESET* NOTA - Poiché configurazioni adiacenti del codice Johnson differiscono di un solo bit, l output del contatore può essere utilizzato per generare forme d onda prive di alee.

85 Esercizio 14 Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello): 100->010->001->100->. La rete è dotata di un comando di start asincrono (A_START) A_START? OUT2 OUT1 OUT0

86 Soluzione OUT0 OUT1 1 1 OUT2 S* S* S* FF FF FF * R* * R* * R* A_START 1

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88 Esercizio 15 Progettare un contatore modulo 2 n -1 utilizzando uno shift-register a n bit.

89 Soluzione Nel caso n=2, OUT0 OUT1 1 1 S* S* FF FF * R* * R* A_RESET

90 Esercizio 16 Progettare una rete che trasferisce in un FF un bit memorizzato in un registro edge triggered a 4 bit. Il bit da trasferire è individuato mediante i due segnali di selezione S1 ed S0. La scrittura nel registro a 4 bit è abilitata dal segnale WER mentre la scrittura nel FF è abilitata dal segnale WEF.

91 Soluzione S1 S0 1 WER IN[3..0] 4 OE WE Reg. 4 bit [3..0] O3 O2 O1 O WEF FF * OUT

92 Esercizio 17 Progettare una rete sincrona che quando il segnale ENABLE è attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3, FF2, FF1, FF0 nell ipotesi che: - sia presente, oltre ai segnali che codificano la sorgente (S1,S0) e la destinazione (1,0) del trasferimento, anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro - il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flipflop deve essere realizzato mediante un unico filo - se il segnale ENABLE non è attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete

93 Soluzione Percorso logico dei dati nel caso: S1S0 = = 10 ENABLE = 1 FF3 * OUT3 FF2 * OUT2 IN[3..0] 4 OE WE Reg. 4 bit [3..0] O3 O2 O1 O0 FF1 * OUT1 FF0 * OUT0

94 Reg. 4 bit WER IN[3..0] OUT0 1 4 OE WE [3..0] O3 O2 O1 O0 S1 S0 0 1 FF * WEF EC 2: I 0 I 1 ENABLE EN 1 0 EC 2: I 0 I 1 ENABLE EN 0 1 FF * OUT1 0 1 FF * 0 1 FF * OUT2 OUT3 EC3 EC2 EC1 EC0 EC0 EC1 EC2 EC3

95 Esercizio E possibile modificare la soluzione dell esercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state?