Itroduzioe alla progettazioe VLSI Sviluppi ella tecologia VLSI Problematiche coesse allo scalig Quale futuro ello sviluppo del VLSI Naotecologie Corso di formazioe professioale INFN Bari 10-12 Dicembre 2002
Lo sviluppo della tecologia VLSI La legge di Moore cotiua a valere (?): Il umero di bit delle DRAM quadruplicao ogi 3 ai La complessità dei chip VLSI raddoppia ogi 18 mesi Nel 1995 si pesava che I suoi effetti termiassero el 2010 co la 0.1 um (!) Cotiuerà a valere almeo fio al raggiugimeto della 0.01um (!) (2005-2007?) Cosa succederà quado si raggiugerao I limiti fisici della struttura atomica della materia? Corso di formazioe professioale INFN Bari 10-12 Dicembre 2002
Lo sviluppo della tecologia VLSI Previsioi: 2010 2016 Costo memorie: 1/20 delle attuali Microprocessori 10 volte più veloci Costo memorie: 1/100 delle attuali Microprocessori 15 volte più veloci Il costo dei chip sembra aumetare, ma costo/beefici dimiuisce Corso di formazioe professioale INFN Bari 10-12 Dicembre 2002
Lo sviluppo della tecologia VLSI Il 75% dei semicoduttori al modo è Si-CMOS Sviluppo di materiali alterativi (SiGe, GaAs, BiCMOS-SiGe, SOI, SOS) sviluppo della tecologia Mixed-sigal avveto dei MCM (Multi-Chip-Modules), sopravveto sui PCB Systems-o-Chip (SOCs): iteri sistemi su sigolo chip, prederao sopravveto sui MCM sistemi MEMS (MicroElectricaMechaicalSystem) fuzioalità radio i tecologia CMOS uove teciche di packagig tutto ciò cotribuisce ad allugare la vita alla legge di Moore Corso di formazioe professioale INFN Bari 10-12 Dicembre 2002
Il tred della tecologia Year Size (um) Gate Oxide (m) Shrik Rate DRAM 1974 6.0 -- 4K 1977 4.0 0.67 16K 1980 3.0 0.75 64K 1983 2.0 0.67 256K 1986 1.2 0.6 1M 1988 0.8 23 0.67 4M 1989 0.5 0.63 16M 1995 0.35 9/7 0.7 64M 1998 0.25 6/5 0.71 256M 2001 0.18 3,5 0.72 1G 2003 0.13 2,5 0.72 4G 2007 0.10 0.77 16G 2010 0.07 0.70 64G Corso di formazioe professioale INFN Bari 10-12 Dicembre 2002
Numero di trasistor ei microprocessori Numero trasistor ei microprocessori 100000000 10000000 1000000 100000 10000 1000 100 10 1 4004 1965 1970 1975 1980 1985 1990 1995 2000 2005 Ao di produzioe Petium 4 Dati INTEL Corso di formazioe professioale INFN Bari 10-12 Dicembre 2002
Il tred della tecologia Corso di formazioe professioale INFN Bari 10-12 Dicembre 2002
Le cosegueze del rapido sviluppo della tecologia VLSI Riduzioe della geometria dei dispositivi miori capacità: frequeze di lavoro più elevate RAM di capacità più gradi maggiore quatità di logica dispoibile sul die alimetazioi più basse dimiuzioe di correti di perdita strutture più immui alle radiazioi vataggi ecoomici!!! (5 $/trasistor el 1965 -> 10-6 $ el 2001) Maggior umero di pis di I/O Nuovi packagig: BGA, EBGA, FC-BGA Necessarie uove architetture dei dispositivi Notevole impatto sui tools (CAD) di progettazioe Necessari uovi modelli di simulazioe (Spice level 3) Corso di formazioe professioale INFN Bari 10-12 Dicembre 2002
L era del deep sub-micro La tecologia a 0.1um itrodurrà alla Deep sub-micro: Dimesioi trasistor attuale tecologia a 0.13um è di 30m Le previsioi soo el 2009 dimesioi trasistor a 15 m Le dimesioi di u virus biologico: 100 m Uso combiato aspetti di processo iovativi: Metallizzazioi i rame aziché allumiio Strutture SOI Bassa costate dielettrica dell ossido (k -> 2,7) Modifiche strutturali del trasistor: o più poggiato sul substrato, ma immerso: Adozioe di u sottile strato di ossido a bassa K sotto il gate e di uo strato di ossido più spesso tra trasistor e substrato Aumeto della desità di trasistor: goal 10 9 Aumeto delle velocità di commutazioi: goal 1 THz Poteze i gioco estremamete elevate: dissipazioe del calore Corso di formazioe professioale INFN Bari 10-12 Dicembre 2002
Problemi tecici itrodotti dal rapido sviluppo della tecologia VLSI Sviluppo di uove procedure di progettazioe e testig dei dispositivi (sfida severa) Progettazioe VLSI Low-Power (sfida acor più severa) I livelli di correti di leakage ei CMOS al Si acora troppo alti Forza l adozioe di tecologie SOI I costi del testig superao i costi di produzioe e di packagig dei chip Nuovi modelli di procedure di built-i-self-testig I valori delle iduttaze i gioco tra i cotatti iteri (leads) e i pi, pogoo o pochi problemi Corso di formazioe professioale INFN Bari 10-12 Dicembre 2002
Il processo di scalig ei dispositivi VLSI Ridurre le dimesioi verticali e laterali di u fattore α > 1 Ridurre la tesioe di soglia e di alimetazioe di α Aumetare il livello di drogaggio di α caso digitale Riduce le capacità delle giuzioe di α Aumeta la velocità del dispositivo (T d = C V DD /I, f T g m /(C tot ) Dimiuisce la poteza dissipata di u fattore α 3 Il processo di scalig fa aumetare i valori di resisteza delle regioi di source/drai: 1 (R sq = ρ/t) RDS = W µ COX ( VGS L V Nei processi deep sub-µ, per dimiuire i valori di resisteza, si fa uso del processo di silicidatio TH ) Corso di formazioe professioale INFN Bari 10-12 Dicembre 2002
Il processo di scalig ei dispositivi VLSI (digitale) L obiettivo: aumetare la desità dei compoeti migliorado le prestazioi i frequeza Le dimesioi geometriche dimiuiscoo così come le alimetazioi: scalig a E field costate Parametri del trasistor (S>1) : Dimesioi (W, L, t OX ) 1/S Drogaggio del substrato S Tesioi (V dd, V t ) 1/S Capacità di Gate 1/S (C g = C OX WL = ε OX WL/t OX ) Correti (I ds ) 1/S (I ds =µc OX W(V gs -V t ) 2 /2L) R effettiva del trasistor 1 (R tr V dd /I ds ) Gate delay 1/S (τ = C g V/I av ) Poteza dissipata 1/S 3 (P = CV 2 DD ) Superficie 1/S 2 (A = WL) Corso di formazioe professioale INFN Bari 10-12 Dicembre 2002
Il processo di scalig ei dispositivi VLSI (aalogico) Trascoduttaza: g msc W / α VGS VTH = µ αcox) = µ C L / α α W ( V L ( OX GS TH Resisteza d uscita i saturazioe: V ) r Osc 1 = I αλ D α λ = ( L / L) / VDS il guadago i alterata g m r O rimae costate Corso di formazioe professioale INFN Bari 10-12 Dicembre 2002
Il processo di scalig ei dispositivi VLSI (aalogico) Dimiuisce la power supply il voltage swig d uscita cosetito dimiuisce di α dimiuisce il rage diamico = Voltage swig/tesioe totale di rumore ella bada d iteresse (se cosideriamo solo il rumore termico, questo dipede da g m che rimae costate co α) V = 2 4kT gm ro Voledo ripristiare il rage diamico: g m deve aumetare di α 2 causa lo scalig di tesioe, (V gs -V t ) dimiuisce di α se g m = 2I D / (V gs - V t ) cost I D deve aumetare di α P = (V DD /α)(αi DD ) = cost g m = µc OX (V gs -V t ) W/L, poiché C OX aumeta di α, (V GS -V T ) ed L dimiuiscoo di α W deve aumetare di α più alta capacità totale del dispositivo (i cotrasto co lo scalig che impoe ua dimiuizioe ache di W) 2 2 3 La poteza dissipata dimiuisce di u fattore α 2 (V DD /α)(i DD /α) ivece di α 3 Corso di formazioe professioale INFN Bari 10-12 Dicembre 2002
Il processo di scalig ei dispositivi VLSI I geerale il comportameto dei dispositivi, devia dalle codizioi di scalig ideale (vedi caso aalogico) Per geometrie più piccole (deep sub-µ): I campi elettrici tedoo ad aumetare; Il poteziale di barriera φ B o è scalabile (la larghezza della depletio regio o scala più) Le regioi di S/D o possoo essere ridotte facilmete (la V TH o scala come ci si aspetta) La mobilità dimiuisce all aumetare dei livelli di drogaggio; Necessità di uovi modelli di simulazioe Corso di formazioe professioale INFN Bari 10-12 Dicembre 2002
Il processo di scalig ei dispositivi VLSI Limitazioi dello scalig Limitazioi del dispositivo Effetti di caale corto: saturazioe della velocità di drift (scalig a campo elettrico costate o più valido); Riduzioe mobilità degradazioe del g m effetto DIBL (drai-iduced barrier lowerig): degradazioe dell'impedeza d uscita. Correti sottosoglia Affidabilità del dispositivo (tuellig, breakdow) Spessori di ossido si avviciao alle dimesioi della struttura cristallia ( < 100Å co desità di 5x10 22 atomi/cm 3 ) Mateere le stesse itesità di camp elettrico tesioi di alimetazioi basse dispositivi più rumorosi, livelli logici icompatibili co aumeto di complessità dei dispositivi Limitazioi elle itercoessioi Aumeto desità di correte Elettromigrazioe Nuove tecologie Corso di formazioe professioale INFN Bari 10-12 Dicembre 2002
Effetti di caale corto Corso di formazioe professioale INFN Bari 10-12 Dicembre 2002
Lo scalig ideale ei MOSFET Lo scalig di 1/K riduce le correti di drai I ritardi di propagazioe si riducoo a 1/k. Corso di formazioe professioale INFN Bari 10-12 Dicembre 2002
Problemi pratici coessi co lo scalig Aumeto dei costi di produzioe Aumeto dei costi delle apparecchiature Passi di processo molto più complessi Dimiuizioe dello yield e dell affidabilità Caratteristiche di campo elettrico o uiforme Aumeto del cosumo di poteza e dissipazioe del calore Corso di formazioe professioale INFN Bari 10-12 Dicembre 2002
Limiti delle prestazioi del MOSFET Tempo di trasito degli e - per lughezza di gate di 25 m, è di 0.1 ps 2-iput NAND delay da 1-2 s -> 160 ps I tempi di carica e scarica delle capacità divetao domiati e di gra luga superiori ai tempi di trasito Corso di formazioe professioale INFN Bari 10-12 Dicembre 2002
Nuove teciche ei processi di scalig attuali Teciche di drogaggio profodo del caale per sopprimere gli effetti di caale corto Uso di teciche di silicidazioe per risolvere l aumeto delle resisteze i gioco Previsioi: No si impiegherà più la litografia ottica per il trasferimeto del layout sul chip oltre il 2010 Alterative: litografia ell estremo UV EBL Difficoltà el depositare il metallo per i miliardi di itercoessioi i gioco Nuove strategie: itercoessioi ottiche o wireless Corso di formazioe professioale INFN Bari 10-12 Dicembre 2002
Limiti di velocità del CMOS MOSFET Trasit Time 0.1um ~1 ps (~1THz) 0.025um ~0.1 ps (several THz) Circuit Propagatio delay time/gate 0.1um ~10 ps (~100 GHz) 0.025um ~a few ps (several 100GHz) [Saturatio velocity of electros = 10 cm/s) LSI clock frequecy 0.1 um CMOS Chip ~1 s (~1 GHz) 0.025 um CMOS Chip ~ a few 100 ps (~ 10 GHz)? Corso di formazioe professioale INFN Bari 10-12 Dicembre 2002
Quale futuro per il processo VLSI? Limitazioi allo scalig-dow? (0.11µm) F limitazioe ei processi fotolitografici (costi) F desità di poteza F uso del GaAs (maggiore mobilità e ridotta sesibilità alle radiazioi) Strutture tridimesioali (3-D CMOS logic structures) Trasistor a film sottile (Thi-film trasistor) Profili di impiatazioe gate complessi Schemi complessi di metallizzazioi Corso di formazioe professioale INFN Bari 10-12 Dicembre 2002
Le aotecologie Co i prossimi sviluppi (0.1 um) si apre l era delle aotecologie No vi è acora u mezzo ecoomico per otteere layout così piccoli Luce UV, raggi X, EBL ad alta eergia, i sviluppo E usata co i MEMS sui chip Sesori meccaici (accelerometri) airbag Sesori su Si: sesori fotoici e itercoessioi sesori a DNA sesori Chimici e Biochimici filtri acustici a oda superficiale (RF) Corso di formazioe professioale INFN Bari 10-12 Dicembre 2002
Coclusioi Il futuro passa attraverso: Ulteriore riduzioe delle dimesioi, sebbee è u processo che ralleta per: Limiti fisici dei processi di fotolitografia Costi proibitivi per raggiugere le precisioi richieste Dissipazioe di poteza aumeta a dismisura Le tecologie deep sub-µ bee, ma: limiti dovuti allo spessore degli ossidi prossimi alle dimesioi atomiche del silicio Utilizzo di materiali diversi dal Silicio: GaAs, aumeto della velocità dei dispositivi (più alta mobilità degli elettroi) più immuità alle radiazioi Lo sviluppo tecologico deciderà il futuro del VLSI Corso di formazioe professioale INFN Bari 10-12 Dicembre 2002