UNIVERSITÀ DEGLI STUDI DI MILANO FACOLTÀ DI SCIENZE MATEMATICHE, FISICHE E NATURALI Corso di Laurea in Informatica IL SAMPLE AND HOLD Progetto di Fondamenti di Automatica PROF.: M. Lazzaroni Anno Accademico 2006/2007 Progetto di: Genovese Angelo Matr. 699721
Indice 1 ADC e DAC 3 1.1 Analog to Digital Converter - ADC............... 3 1.2 Digital to Analog Converter - DAC............... 6 2 Il Sample and Hold 9 2.0.1 Sample and Hold in un ADC............... 10 2.0.2 Sample and Hold in un DAC............... 11 2.1 Funzionamento del Sample and Hold.............. 12 2.2 Errori nel Sample and Hold................... 14 2.3 Esempi di circuiti Sample and Hold............... 16 2.3.1 Circuito base....................... 16 2.3.2 Circuito con Voltage Follower.............. 17 2.3.3 Sample and Hold a integratore.............. 18 3 Datasheet di circuiti Sample and Hold 21 3.1 Philips TDA1535B........................ 21 3.2 Analog Devices AD585...................... 22 3.3 National Semiconductor LF198................. 24 3.4 Analog Devices SMP04...................... 24
2 INDICE
Capitolo 1 ADC e DAC Il circuito di Sample and Hold (S&H da ora in poi) trova la propria applicazione in particolare nei dispositivi ADC e DAC, il cui scopo è, rispettivamente, convertire segnali da analogici a digitali (ADC) e da digitali ad analogici (DAC). Introduciamo brevemente le caratteristiche dei due circuiti. 1.1 Analog to Digital Converter - ADC Un convertitore analogico-digitale è un circuito elettronico in grado di convertire una grandezza analogica in ingresso, come per esempio un segnale di tensione sinusoidale, in un codice digitale in uscita. Il procedimento di conversione si compone di quattro momenti principali (Figura 1.1): Campionamento. Il segnale continuo in ingresso deve essere acquisito ad intervalli di tempo ben definiti. Il tempo che intercorre tra un campionamento e l altro è chiamato periodo di campionamento, ed è il tempo necessario al convertitore per effettuare tutte le operazioni di conversione: in questo tempo l elaborazione attraversa tutti gli stadi della catena.
4 1.1 Analog to Digital Converter - ADC Figura 1.1: Catena di conversione Analogico-Digitale Un segnale continuo può essere campionato e poi riprodotto esattamente dai valori tempo discreti con un algoritmo di interpolazione se la frequenza di campionamento è almeno pari al doppio della banda del segnale (legge di Shannon): f c 2 f m Dove f c è la frequenza di campionamento (definita come l inverso del periodo di campionamento) e f m è la massima frequenza presente nel segnale da campionare. L accuratezza tuttavia è limitata dall errore di quantizzazione; Quantizzazione. L insieme dei valori che può assumere il segnale in ingresso è infinito; per fare in modo che questo segnale sia codificato con un numero finito di bit, dobbiamo ridurre il numero di questi valori ad un insieme discreto. Per prima cosa viene definito un massimo ed un minimo dei valori della grandezza in ingresso, poi quest intervallo viene diviso un numero finito di volte che corrispondono ai valori che il segnale convertito può assumere: il quantizzatore compie l operazione di associare al valore del segnale campionato il più prossimo di questi valori. Nella figura 1.2 il segnale sinusoidale in ingresso viene fatto corrispondere al valore più prossimo (linee nere orizzontali).
1. ADC e DAC 5 Figura 1.2: Segnale quantizzato t Ovviamente quanto più sono i valori discreti che il segnale quantizzato può assumere, tanto maggiore sarà la qualità della conversione. Ipotizzando che il convertitore (e il quantizzatore) abbiano una precisione di n bit, il numero di valori che il segnale quantizzato può assumenre è 2 n e lo spazio tra un valore e l altro sarà V fs 2 n, dove V fs è il valore di fondo-scala, definito come il doppio della tensione per cui è a 1 solo il bit più significativo. Questo intervallo è chiamato Least Significant Bit (LSB) poiché è la minima variazione dell ingresso in grado di fare commutare il bit meno significativo. L accuratezza della conversione sarà tanto maggiore all aumentare di bit; questo provoca però, a parità di fondo-scala, la diminuzione dell ampiezza dei livelli (cioè lo spazio tra i valori discreti). Ne consegue che un oscillazione sempre più piccola del segnale in ingresso è in grado di modificare l uscita del convertitore; Codifica. La codifica è il processo tramite il quale dal segnale opportunamente campionato e quantizzato si ottiene un codice numerico a n bit che codifica, appunto, il segnale entrante nel convertitore.
6 1.2 Digital to Analog Converter - DAC 1.2 Digital to Analog Converter - DAC Un convertitore digitale-analogico effettua l operazione inversa dell ADC: crea un determinato valore di tensione in funzione di un valore numerico in ingresso. (Figura 1.3) Figura 1.3: Ingressi e uscite di un DAC Anche nei DAC la tensione, questa volta in uscita, è suddivisa in un numero finito di valori, ciascuno corrispondente ad un codice numerico in uscita. Se definiamo come V fs l ampiezza di ogni intervallo, l uscità sarà 2 n quindi V fs N, dove N è il numero in ingresso (Figura 1.4). 2 n
1. ADC e DAC 7 Figura 1.4: Relazione ingresso-uscita in un DAC
8 1.2 Digital to Analog Converter - DAC
Capitolo 2 Il Sample and Hold Lo scopo del Sample and Hold è di ricevere un segnale in ingresso (Sample) e di mantenerlo per tutto il tempo necessario (Hold). In Figura 2.1 vediamo una semplice schematizzazione. Figura 2.1: Schema funzionale del Sample and hold Il Sample and hold compie l operazione di campionamento (Sampling) e mantiene l ultimo valore letto. Le fasi di funzionamento sono controllate da un clock (segnale di comando in Figura 2.1). Sia nell ADC che nel DAC il Sample and hold svolge un ruolo essenziale:
10 2.0.1 Sample and Hold in un ADC In un convertitore ADC, dal momento che la conversione non è istantanea, il segnale in ingresso deve necessariamente rimanere costante durante tutto il periodo di conversione. Internamente all ADC il valore digitale uscente viene ritrasformato in analogico da un DAC interno e confrontato con il segnale in ingresso: la conversione è esatta quando queste due misure corrispondono (a meno, ovviamente, di un certo margine di errore inversamente proporzionale al numero di bit del convertitore). É necessario, perciò, che l ADC sia collegato al S&H e non direttamente al segnale di ingresso: se così non fosse l input cambierebbe durante il processo di conversione, producendo una conversione sbagliata. In teoria sarebbe possibile usare un convertitore ADC anche senza S&H, a patto che il segnale entrante non vari di più di un LSB durante il periodo di conversione. Facciamo l esempio di un segnale sinusoidale di frequenza f e ampiezza V p =10V (ipotizziamo anche per semplicità che il fondo-scala dell ADC sia anch esso pari a 10V) entrante in un convertitore con risoluzione n=12 bit e tempo di conversione t c =2µs. Dobbiamo assicurarci che durante il tempo di conversione t c il segnale non vari per più di un LSB: la massima variazione di una sinusoide si ha al passaggio per lo zero. Definendo il segnale come v(t) = V F S sin(ωt), nell intorno di 0 + 2kπT è approssimabile a V F S ωt: v(t) = V F S sin(ωt) V F S ωt durante il tempo di conversione t c questo valore deve essere minore di un LSB, quindi: V F S ωt V F S 2 n dato che ω = 2πf, risolviamo rispetto a f:
2. Il Sample and Hold 11 f 1 2π2 n t c = 19, 4Hz per frequenze superiori si rende necessario l uso di un S&H, altrimenti la conversione risulta errata. I S&H sono usati anche quando vi è necessità di analizzare più segnali: ciascun ingresso viene acquisito e mantenuto utilizzando un S&H comandato da un clock comune, in modo da poter leggere tutti gli ingressi. 2.0.2 Sample and Hold in un DAC In un DAC il S&H serve a prevenire gli errori chiamati Glitches: dal momento che la commutazione dei codici in ingresso non è istantanea e non tutte le cifre assumono il valore finale nel medesimo istante, possono verificarsi dei transitori in cui l uscita ha un valore errato. Il segnale analogico uscente quindi può oscillare una o anche più volte prima di assumere il valore corretto. Figura 2.2: Esempio di Glitch In Figura 2.2 facciamo l esempio di una commutazione del codice in ingresso da 100 a 011 che produce il valore intermedio 111 perché il bit più
12 2.1 Funzionamento del Sample and Hold significativo è più a lento a cambiare. Questo si ripercuote sull uscita, che poiché ha un andamento continuo, subisce una brusca oscillazione. Per ovviare a questo problema si introduce un circuito di S&H che mantiene l uscita costante fino a che il codice digitale ha assunto il valore finale. 2.1 Funzionamento del Sample and Hold Il S&H può funzionare in diversi modi, a seconda di come vengono impostati i periodi di Sample e di Hold. Vediamoli brevemente: Segnale campionato: Se il S&H viene usato solo per campionare il segnale di ingresso a instanti prefissati e non interessa mantenerlo, il periodo di sample è breve dopodichè l interruttore viene aperto di nuovo e il segnale non viene conservato (Figura 2.3); Figura 2.3: Segnale campionato Segnale campionato e mantenuto: In questa modalità il S&H funziona esattamente come dice il proprio nome, ovvero campiona e mantiene il segnale, conservandolo fino alla
2. Il Sample and Hold 13 successiva campionatura. La fase di sample è quasi instantanea e per il resto del periodo di conversione il circuito è in hold (Figura 2.4); Figura 2.4: Segnale campionato e mantenuto Segnale inseguito e mantenuto: Questo modo di funzionamento differisce dal precedente in quanto la fase di sample ha una durata maggiore, durante la quale il circuito di S&H insegue il segnale di ingresso. (Figura 2.5) Figura 2.5: Segnale inseguito e mantenuto
14 2.2 Errori nel Sample and Hold In realtà il S&H non è in grado di acquisire istantaneamente il segnale entrante, quindi è necessaria una fase di sample abbastanza lunga da permettere al circuito di assumere il valore corretto. 2.2 Errori nel Sample and Hold Il circuito di S&H, come tutti i circuito elettronici, non è ideale ma è soggetto a errori di funzionamento. Abbiamo già visto le due fasi principali di funzionamento, Sample e Hold, ma le abbiamo intese come ideali e non abbiamo considerato i transitori di passaggio tra le due. Vediamo i principali errori in un S&H, distinti per fase: Fase di sample: Se il circuiro funziona come inseguitore-mantenitore la fase di sample è soggetta agli errori titpici dei Voltage Follower, tra cui: errore di guadagno: la differenza fra segnale in ingresso e segnale in uscita aumenta durante il periodo; errore di offset: l uscita è traslata rispetto all ingresso (errore costante); errore di Slew Rate: risposta del segnale di uscita non istantanea. Transitorio da Sample a Hold: Poiché il passaggio dalla fase di sample a quella di hold non è istantaneo, l uscita può presentare alcune differenze dalla situazione ideale: Tempo di apertura (t A ) e Jitter di apertura ( t A ): il circuito entra nella fase di hold dopo aver ricevuto il segnale, con un ritardo quantificabile nell ordine dei nanosecondi; Errore di piedestallo (ɛ p ): entrando in hold in un momento appena successivo, immagazzina un valore leggermente diverso da quello assunto dal segnale in ingresso in quel momento;
2. Il Sample and Hold 15 Transitorio di assestamento: il valore immagazzinato non rimane fisso da subito, ma subisce lievi oscillazioni nella fase iniziale. Figura 2.6: Transitorio da sample a hold In alto in Figura 2.6 vediamo il segnale che comanda l inizio della fase di Hold. Dal momento che il circuito di S&H necessita di un tempo di apertura (t A ) il valore mantenuto non è ideale (linea orizzontale blu) ma leggermente superiore (linea orizzontale rossa), dando origine a un errore di piedestallo ɛ p. Fase di Hold: In un circuito ideale nella fase di hold il valore letto viene mantenuto inalterato per tutta la durata del periodo. In realtà anche questa fase è soggetta ad errori: errore di decadimento: la tensione immagazzinata e trasmessa all uscita del S&H varia nel tempo diminuendo; errore di feedtrough: il segnale in ingresso modifica l uscita anche durante la fase di hold; polarizzazione dielettrica: il circuito conserva memoria del segnale immagazzinato nella precedente fase di hold.
16 2.3 Esempi di circuiti Sample and Hold Transitorio da Hold a Sample: Idealmente al passaggio dalla fase di hold a quella di sample l uscita si porta istantaneamente (ed esattamente) al nuovo valore. É necessario invece un certo tempo di acquisizione prima il S&H porti l uscita al nuovo valore (uguale al segnale in ingresso a meno di un certo errore). 2.3 Esempi di circuiti Sample and Hold 2.3.1 Circuito base Figura 2.7: Circuito base In figura 2.7 vediamo il più semplice esempio di circuito S&H: l ingresso V I viene campionato quando l interruttore (comandato dal segnale di controllo V C ) è chiuso, e mantenuto in uscita V O dal condensatore C. Questo circuito presenta però alcuni problemi, in primo luogo il carico non è isolato e quindi tende a scaricarsi in breve tempo (errore di decadimento), secondariamente la resistenza in ingresso rende lungo il transistorio di carica, infine l interruttore non isolato può dare origine a errori di feedthrough.
2. Il Sample and Hold 17 2.3.2 Circuito con Voltage Follower Figura 2.8: Circuito con Voltage Follower Il circuito con Voltage Follower (Figura 2.8) si ottiene usando un amplificatore operazionale (che ha elevata resistenza in ingresso) per isolare il carico dall uscita. Per migliorare ulteriormente il circuito si può posizionare un ulteriore amplificatore che isola l interruttore dall ingresso, riducendo gli errori di feedthrough. (Figura 2.9) Figura 2.9: Circuito con doppio Voltage Follower
18 2.3 Esempi di circuiti Sample and Hold In pratica però i due amplificatori sono soggetti ad errori di offset e di guadagno che in questo modo vengono sommati. Se progettiamo il circuito come un unico Voltage Follower, eliminiamo questo problema (Figura 2.10): Figura 2.10: Circuito come unico Voltage Follower 2.3.3 Sample and Hold a integratore Figura 2.11: Sample and Hold a integratore
2. Il Sample and Hold 19 Se inseriamo il condensatore che mantiene la carica nell anello di retroazione del secondo amplificatore otteniamo un circuito integratore: in pratica anche a interruttore aperto l amplificatore operazionale collegato all uscita manterrà costante la carica.
20 2.3 Esempi di circuiti Sample and Hold
Capitolo 3 Datasheet di circuiti Sample and Hold 3.1 Philips TDA1535B Figura 3.1: Philips TDA1535B In figura 3.1 vediamo uno schematico semplificato del Sample and Hold
22 3.2 Analog Devices AD585 TDA1535B prodotto dalla Philips Semiconductor. Le specifiche introduttive descrivono un circuito ad alta velocità e adatto a sistemi di acquisizione fino a 16 bit. Il S&H in questione è composto da cinque blocchi funzionali: 1. Supply Block: La sezione di alimentazione opera con tensioni comprese tra -5V e +5V ed è collegato separatamente all inseguitore di tensione e al hold amplifier per evitare errori di feedthrough. 2. Voltage Follower: L inseguitore di tensione è necessario per la fase di sample ed è costituito di due stadi (visibili dai quattro ingressi in figura): uno per la fase di sample, l altro per quella di hold. 3. Hold Switch: L interrutore che comanda la fase di hold è un transistore nmos dalla resistenza interna di 50Ω. 4. Hold Amplifier: É composto da un amplificatore operazionale che si occupa di mantenere costante il segnale durante la fase di hold. 5. Sample and Hold control: Il blocco di controllo è necessario per fornire le temporizzazioni che comandano le fasi di sample e di hold. In figura 3.2 vediamo un grafico riassuntivo delle non-idealità del circuito. 3.2 Analog Devices AD585 In figura 3.3 vediamo il Sample and Hold AD585 prodotto dalla Analog Devices: si vede chiaramente l inseguitore di tensione, l interrutore con la logica di controllo e il circuito integratore necessario alla fase di hold. Leggendo le specifiche le caratteristiche più importanti sono la precisione a 10-12 bit (sono anche menzionati alcuni convertitori A/D da usare), il tempo di acquisizione di 10µs e alcuni parametri di non idealità come il jitter pari 0.5µs e il tasso di decadimento (droop rate) di 1.0mV/ms. La figura 3.4 riassume brevemente la caratteristica di acquisizione del circuito.
3. Datasheet di circuiti Sample and Hold 23 Figura 3.2: errori del Philips TDA1535B Figura 3.3: Analog Devices AD585
24 3.3 National Semiconductor LF198 Figura 3.4: errori del AD585 3.3 National Semiconductor LF198 In figura 3.5 vediamo il circuito di Sample and Hold LF198 della National Semiconductor. Il circuito è strutturato come un unico Voltage Follower, come abbiamo visto in precedenza. La particolarità di questo S&H è l impiego di transistori FET per aumentare la velocità di acquisizione e l accuratezza. 3.4 Analog Devices SMP04 Infine presentiamo un S&H particolare: un circuito composto di quattro sample and hold indipendenti. (Figura 3.6) I singoli S&H sono del tipo base, con un inverter in uscita e l accuratezza è garantita a 12 bit. Questo circuito multiplo è ideale per acquisizioni multicanale e per effettuare il deglitching da dispositivi DAC. In figura 3.7 vediamo il SMP04 usato come deglitcher. Si vedono il convertitore DAC al centro, il generatore di gradinata e la logica di controllo del deglitcher che pilota il il S&H a destra. I risultati sono in figura 3.8, sopra senza e sotto usando il deglitcher.
3. Datasheet di circuiti Sample and Hold 25 Figura 3.5: National Semiconductor LF198
26 3.4 Analog Devices SMP04 Figura 3.6: Analog Devices SMP04
3. Datasheet di circuiti Sample and Hold 27 Figura 3.7: SMP04 usato come deglitcher Figura 3.8: Uscita senza e con deglitcher