ElapC1 26/10/ DDC 1 ELETTRONICA APPLICATA E MISURE. Il vero collo di bottiglia. Ingegneria dell Informazione

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1 Ingegneria dell Informazione Il vero collo di bottiglia ELETTRONICA APPLICATA E MISURE ante EL CORSO C1 INTERCONNESSIONI» Integrità di segnale, EMI» Interfacciamento statico e dinamico» Modelli RC di interconnessione» efinizione dei parametri AA Tecnologie attuali: > 10 9 trans/chip (Intel I7), ma Come trasferire le informazioni (distribuzione dei segnali)? Come trasferire l energia (sistema di alimentazione)? Come rimuovere il calore? (non trattato in questo corso) La distribuzione di segnali ed energia è il principale collo di bottiglia per le prestazioni di IC, SOC, PC. I circuiti numerici usano 0 e 1 (simboli binari), ma» Le grandezze reali sono Tensioni e Correnti (V e I) Occorrono conoscenze di elettronica analogica e microonde» Comportamenti legati alla struttura fisica (layout),» Considerare gli effetti della propagazione (linee di trasmissione)» Analisi utile sempre, necessaria per sistemi ad alta velocità 26/10/ ElapC C 26/10/ ElapC C Unità C: Interconnessioni - obbiettivi Unità C: organizzazione e contenuti Problemi dei sistemi di interconnessione per: Segnali (trasporto di informazioni) Potenza (trasporto di energia) Punto base: i conduttori non sono singoli nodi Problemi indicati come INTEGRITA I SEGNALE Capire e applicare le tecniche base per Trasferimento di segnali digitali» us e protocolli di comunicazione istribuzione dell energia per l alimentazione» Condensatori di bypass, criteri di layout, Otto lezioni + una esercitazione in aula + laboratorio: C1: Integrità di segnale, problemi, modelli RC. C2, C3: Modelli a linea di trasmissione C4: Operazioni base di trasferimento C5: Protocolli di bus Ce1: Esercizi su interconnessioni C6: Comunicazioni seriali C7: Integrità di segnale, distribuzione alimentazione Ce2: Esercizi su protocolli e integrità di segnale Laboratorio E 2: Misure su linee 26/10/ ElapC C 26/10/ ElapC C Unità C: testi di riferimento Lezione C1: Interconnessioni. el Corso: Interconnections for high-speed digital circuits (2 parti) ocumenti (2) scaricabili da <areeweb.polito.it/didattica.>. el Corso: Elettronica per Telecomunicazioni McGraw Hill, 2003 Cap. 5: Tecniche di interconnessione M. Zamboni, M. ivia: Elettronica dei sistemi di interconnessione; CLUT, 1996 Cap. 1 e 2: Elettronica dei sistemi di interconnessione Integrità di segnale e interferenze (EMI) Limiti determinati dalle interconnessioni Identificazione dei problemi Interfacciamento statico e dinamico Modelli del sistema di interconnessione Modello RC efinizione dei parametri Riferimenti:. el Corso: Interconnections for High Speed.. : Lesson 1, 2. el Corso: Elettronica per Telecomunicazioni: cap. 5. M. Zamboni: Elettronica dei sistemi di interconn. : cap. 1 26/10/ ElapC C 26/10/ ElapC C 2014 C 1

2 Richiami di interfacciamento statico Modello lineare di ingresso logico Vincoli per le tensioni Stato H > H Stato L < L USCITA Margini di rumore Stato alto H L Stato basso H L Sono presenti anche vincoli sulle correnti V INGRESSO MAX Stato logico Non definito MIN Prima approssimazione MOS e CMOS: unico modello lineare per H e L» Resistenza di ingresso :» Carico capacitivo (3-30 pf) Circuiti ipolari: resistenza di ingresso diversa H e L» Modelli diversi H/L MOS e ipolari: diodi di clamp verso GN e alimentazione Modello più completo Parametri diversi per stati H e L Capacità di ingresso diversa per H/L e non lineare Modello non lineare Effetti considerati nei modelli per simulazione (SPICE, ) 26/10/ ElapC C 26/10/ ElapC C Modello lineare di uscita logica Uscite logiche - comportamento reale ue rami: : stato H / L Stato H > H R OH (I O > I OH ) H V AL I O stato H V AL H I circuiti logici contengono dispositivi JT o MOS con caratteristiche non lineari Le caratteristiche I,V reali sono non-lineari Non corretto (stato non definito) Stato H corretto V AL H stato H Stato L < L (I O < I OL ) L R OL GN I O I OH L stato L I OL I O I O Le relazioni tra L, I OL e H, I OH valgono anche per caratteristiche non lineari: L stato L > H se I O > I OH I OH I OL < L se I O < I OL Stato L corretto 26/10/ ElapC C 26/10/ ElapC C Trascaratteristica Vo(Vi) Ingressi indefiniti ata split Tensione di uscita ALTA (H) Corrente limitata I O < I OH Tensione di uscita ASSA (H) Corrente limitata I O < I OL Tensione di ingresso interpretata come ASSA (L) H L L H Tensione di ingresso interpretata come ALTA (H) Tensioni comprese tra H e L possono essere interpretati come H o L H iverse interpretazioni della stessa tensione di ingresso L C L A N H Campo di ingresso indefinito (ambiguo) N A Livelli N compresi tra H e L Alcuni dispositivi li interpretano come stato logico 0 (A, V T L ), Altri come 1 (, V T H ), eterminando un errore di ATA SPLIT /10/ ElapC C 26/10/ ElapC C 2014 C 2

3 ata split nei simulatori Parametri di logica Single-ended Alcuni simulatori circuitali (SPICE e altri) assegnano per il campo H -L un livello di uscita intermedio V Non èil comportamento reale Mette in evidenza il campo di funzionamento anomalo Tensioni di ingresso in questo intervallo sono da evitare H L L stato logico non definito H Ingresso tra L e H H H L L 26/10/ ElapC C 26/10/ ElapC C Segnali differenziali Parametri per segnali differenziali ue conduttori: V P, V N (positivo/negativo), più massa Stato logico tensione differenziale V P V N Tensione di modo comune (V P + V N )/2 non significativa V P V N Lo stato logico è associato alla tensione differenziale (V ). Il modo comune V C non è significativo eve comunque essere entro le specifiche V N1 V P1 V 1 V N2 V 2 Alta immunità al rumore, minori disturbi irradiati Flusso di corrente dall alimentazione costante Ridotta variazione di tensione (es. 2 V per SSTL) Necessari circuiti di ingresso differenziali, con soglia precisa. Nell esempio V P1 > V N2 ; lo stato (0/1) è associato al segno della differenza V P -V N V C1 V P2 V C2 26/10/ ElapC C 26/10/ ElapC C Parametri dinamici (singolo segnale) Parametri dinamici (tra segnali) Parametri del singolo segnale binario: Cadenza di ripetizione (F) o periodo (T) (se periodico) urata degli stati H (t H ) e L (t L ), o uty Cycle = T H /(T H +T L )» Per CMOS misurati sul 50% dell escursione Tempi di salita e discesa t R, t F : misurati tra 10% e 90% V H V L t f t r t H T (=1/F) t L (H + L )/2 50 t Relazioni tra segnali Tempo di propagazione, ritardi, Tempi di Setup e Hold (per FF) Riferimenti per le misure: Valore % dell alimentazione (per CMOS: (H + L )/2) H L H L t PHL t PLH t t (H + L )/2 26/10/ ElapC C 26/10/ ElapC C 2014 C 3

4 Tempi di Setup e di Hold Ritardi nei circuiti sequenziali Per il funzionamento corretto, il dato in ingresso deve rimanere stabile in prossimità della transizione attiva del clock Q OK t su t h t p t su t h?? Q Metastabilità Q Obbiettivo: funzionamento corretto rispettare le specifiche di temporizzazione Considerando solo i ritardi interni dei circuiti logici Segnali di cadenza (clock) perfettamente sincroni Nessun ritardo nelle interconnessioni Periodo min di clock: T min = T CO + T L +T su Q LOGIC (T h compreso in T CO ) Max Frequenza operativa: F max = 1/T min T CO T L F max (T CO, T L, T su ) Q T SU 26/10/ ElapC C 26/10/ ElapC C Esercizio C1.1: indicare i tempi Fmax: effetto del clock jitter 1 Q1 2 Q2 Tener conto del clock jitter T J (variazioni del periodo) rumore temporale sul periodo di clock Max Frequenza operativa: T min = T CO + T L +T su + T J (T h compreso in T CO ) t J T Q L Q T CO T L T SU T? T Q? T L? T su? T h? Q LOGIC Q T CO SU T T L FF1 FF2 F max = 1/T min F max (T CO, T L, T J, T su ) T J T J (jitter della transizione) 26/10/ ElapC C 26/10/ ElapC C Fmax: effetto delle interconnessioni Rumore temporale: Jitter e Skew Le interconnessioni introducono dei ritardi T P I nodi OUT e IN sono separati (ritardi di trasmissione T Pi ) I ritardi sono in parte non noti Max Frequenza operativa T min = T CO + T L +T su + T J + F(T P1, T P2, T P3 ) F max = 1/T min F max (T CO, T L, T P1, T P2, T P3, T J, T su ) Q T L Q T P2 T CO T P1 T P3 T L T J T J T SU ifferenza tra ritardi: skew Lo Skew è definito tra due segnali SIG1 SIG2 Variazione da periodo a periodo: jitter t J Il Jitter è misurato sul singolo segnale SIG1 Skew e Jitter modificano le relazioni temporali Cambiano i margini di temporizzazione (sincronizzazione!) Sono variabili casuali, di solito note come massimo (min = 0) t J 26/10/ ElapC C 26/10/ ElapC C 2014 C 4

5 Interconnessione ideale Interconnessione reale L interconnessione è vista come un singolo nodo equipotenziale Uscita Logica (RIVER) Ingresso Logico (RECEIVER) Il conduttore non è equipotenziale Uscita Logica (RIVER) INTERCONNESSIONE Ingresso Logico (RECEIVER) Ingressi dei receiver uscita driver (per tensioni e correnti) I livelli di uscita non sono ideali Rumore e ritardi rendono Ingresso Receiver Uscita river; I segnali non sono onde quadre ideali 26/10/ ElapC C 26/10/ ElapC C Modelli di interconnessioni Riferimenti al Modello ISO-OSI Come analizzare lo scambio di informazioni digitali? Usare un modello a strati (tipo ISO-OSI) efinire servizi e interfacce per ogni strato» Livello alto: applicazione»..» Livello più basso: variabili fisiche (V, I, R, ) Queste lezioni trattano I livelli più bassi Fisico: trasferimento di singoli bit Ciclo: trasferimento di gruppi di bit Transazione: lettura istruzioni/dati, scrittura, Obbiettivi: correttezza, velocità, basso consumo APPLICATION PRESENTATION SESSION TRANSPORT NETWORK ATA LINK PHYSICAL Queste lezioni (gruppo C) 26/10/ ElapC C 26/10/ ElapC C Integrità di segnale e protocolli Interconnessione ideale (Informatica) TRANSAZIONE Trasferimento di dati, istruzioni, CICLO Trasferimento di gruppi di bit Livello ELETTRICO Trasferimento di singoli bit CICLO 1 CICLO 2 CICLO 3 CICLO N Margini temporali, sincronizzazione Tensioni, correnti, R, C, Z, Lezioni C3, C4 (protocolli) Lezioni C1, C2 (signal integrity) Cosa succede in un conduttore (filo)? modello minimo Uscita di circuito digitale 0,1 A(T) RIVER (trasmettitore, pilota) A(T) (R) Stesso segnale nei punti A e 0,1 (R) Ingresso di circuito digitale RECEIVER (ricevitore) 26/10/ ElapC C 26/10/ ElapC C 2014 C 5

6 Interconnessione reale (Elettronica) Sequenza di analisi Uscita di circuito digitale RIVER (trasmettitore, pilota) LIVELLO ELETTRICO (FISICO) 0,1 A(T) V A(T) (R) Z, t pd MOELLO I INTERCONNESSIONE C V C 0,1 (R) Effetti (analogici) da a C: rumore additivo, ritardo, Effetti (digitali) da A a : ritardo, disallineamento (skew). Ingresso di circuito digitale RECEIVER (ricevitore) OIETTIVI: massima velocità, assenza di errori Come distribuire energia e segnali per ottenere massima Fck» Limiti da struttura e parametri fisici Come preservare la correttezza delle informazioni» Garantire rispetto di specifiche statiche e dinamiche Occorrono modelli e procedure per: Interfacciamento statico e dinamico tra circuiti logici Comportamento delle interconnessioni (ritardi, rumore,.) signal integrity / integrità di segnale (applicata) Importante la corretta distribuzione dell alimentazione Power integrity / integrità dell alimentazione (applicata) 26/10/ ElapC C 26/10/ ElapC C Modelli per river e Receiver Singolo nodo equipotenziale Modello lineare per driver e receiver A, variabili booleane di Ingresso/Uscita (0, 1) Ro resistenza equivalente di uscida del driver Ri resistenza equivalente di ingresso del receiver ( ) Ci capacità equivalente di ingresso del receiver A R O INTERCONNESSIONE V A V V C C I C Per CMOS R I R I Il più semplice modello di interconnessione Interconnessione modellata come unico nodo ( C) (nessuna perdita, nessun ritardo) Permette di definire I parametri:» Tempo di Trasmissione: T TX» Skew (disallineamento): T K A R O INTERCONNESSIONE V A V VC C C I R I 26/10/ ElapC C 26/10/ ElapC C Modello RC Tempo di trasmissione e Skew Collegamento driver-receiver modellato come cella RC passa-basso R O R = R O //R I ; C = C P Gradino di tensione su V A Risposta esponenziale Costante di tempo (tau) τ = C R Variazione di stato logico rilevata quando V C attraversa la soglia V T Ritardo t TX nella risposta V A C V P V C A, V A V, V C V T t TX R I Ritardo con cui viene rilevata una variazione di stato logico: TEMPO I TRASMISSIONE (t TX ) t TX dipende principalmente da: Livelli iniziale e finale all uscita del driver (V H, V L ) Soglia del receiver (V T ) Resistenza di uscita del driver (Ro) Capacità di ingresso del receiver (Ci) Questi parametri hanno ampie variazioni Il t TX varia da una interconnessione all altra (anche con gli stessi componenti nominali ) 26/10/ ElapC C 26/10/ ElapC C 2014 C 6

7 Variazioni di t TX e Skew Parametri di una interconnessione La differenza t TXmax -t TXmin èlo SKEW Lo skew (disallineamento) dipende dalla dispersione dei parametri che determinano t TX ΔRo ΔCi ΔV H/L ΔV T V H V T1 V L t TXmin V T2 H L t 0,1 A A() RIVER A() t TXmin V LIVELLO ELETTRICO INTERCONN. V C 0,1 RECEIVER t TX tempo di trasmissione t TXmax tempo di trasm. massimo t TXmin tempo di trasm. minimo = t TXmax - t TXmin SKEW t TXmax t TXmax 26/10/ ElapC C 26/10/ ElapC C Esercizio C1.2: ritardi modello RC Effetti dello skew singolo segnale Un driver e un receiver CMOS collegati con un conduttore equipotenziale hanno parametri: river: Vdd = 5V, Ro = 120 Ω Ricevitore: R I ; H = 3V, L = 1V; Capacità equivalente complessiva: C = 80 pf; Lo skew rende indeterminata la posizione temporale del segnale (al ricevitore) - esempio solo segnale A t 1MIN = t TXmin t 1MAX = t TXmax = t TXmin + Tracciare per una transizione L H i segnali su: Ingresso del driver Uscita driver conduttore ingresso receiver Uscita del receiver Calcolare il tempo di trasmissione t TX e lo skew Segnali al driver Segnali al receiver A() t TXmin t TXmax t 0 t 1MIN t 1MAX tempo 26/10/ ElapC C 26/10/ ElapC C Effetti dello skew coppia di segnali Lo skew modifica le relazioni temporali tra i segnali Il tempo di set-up t SU viene ridotto di t 1 = t 0 + t TXm + t su(r) = t 2 t 1 = t su() t 2 = t 0 + t su() + t TXm Livelli di protocollo superiori Modello degli strati inferiori LIVELLO ELETTRICO (FIS) 0,1 A 0,1 V Z, t pd V C Livelli di protocollo superiori Segnali al driver Segnali al receiver A() () (R) t TXm t su() t TXm t su(r) tempo A() t TX Il protocollo è necessario per tener conto dello skew Il livello elettrico garantisce il corretto trasferimento nonostante lo skew. t 0 t 1 t 2 26/10/ ElapC C 26/10/ ElapC C 2014 C 7

8 Lezione C1 test finale Perché l analisi delle interconnessioni è importante? escrivere struttura e vantaggi di un modello a strati. Spiegare il significato di signal integrity. efinire H e L. Quale è lo stato logico all uscita di un inverter con tensione di ingresso L, quando L < <H? escrivere I vantaggi dei segnali differenziali (rispetto a singleended). Elencare e descrivere I parametri dinamici di un Flip-Flop. efinire tempo di trasmissione e skew. Per una coppia driver-receiver CMOS, una variazione della tensione di alimentazione modifica il tempo di trasmissione (in prima approssimazione)? 26/10/ ElapC C 2014 C 8