ELETTRONICA APPLICATA E MISURE

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1 Ingegneria dell Informazione Esercitazione Be: parte B - ELETTRONIC PPLICT E MISURE Dante DEL CORSO Be Esercizi parte B ()» Interfacciamento statico» Ritardi» Diagrammi temporali» Massima cadenza clock 25-6 Esercizi sugli argomenti svolti nelle lezioni B-B4 Raccomandazione di risolvere come homework prima della lezione Soluzione e chiarimenti (a richiesta) in aula rgomenti esercizi parte B - : Circuiti con Flip-Flop Diagrammi temporali senza ritardi Calcolo dei ritardi, diagrammi con ritardi Valutazione della massima cadenza di clock 2/9/25 - ElapBe - 24 DDC 2/9/25-2 ElapBe - 24 DDC Per le esercitazioni sono disponibili stampe con spazio per annotare la soluzione a ciascuna domanda. 24 DDC 24 DDC 2

2 Esercitazione Be: Elenco esercizi Macchina a Stati Finiti (FSM) Obbiettivi di questi esercizi nalisi di circuiti con porte e flip-flop Valutazione di specifiche temporali (Richiami su interfacciamento statico) Be.: nalisi di Flip-Flop JK Be.2: nalisi di circuito sequenziale Comportamento ideale (no ritardi) nalisi con ritardi, frequenza max di clock (resistenza di pull-up, carico capacitivo, decodifica stati) Be.3: Circuiti antirimbalzo Le uscite di un contatore evolvono secondo la successione dei numeri interi:, 2, 3, 4, 5, La commutazione avviene in corrispondenza del clock E possibile realizzare circuiti sequenziali in cui La sequenza di stati è arbitraria (ad esempio 4, 2,, 3, 5, ) La commutazione avviene sempre in corrispondenza del clock Il passaggio da uno stato all altro è condizionato da segnali esterni Macchine a Stati Finiti (FSM) 2/9/25-3 ElapBe - 24 DDC 2/9/25-4 ElapBe - 24 DDC 24 DDC 3 24 DDC 4

3 Macchine a Stati Finiti (FSM) Esercizio Be.: JK FF come FSM Una FSM comprende elementi di memoria (Flip-Flop) Lo stato degli elementi di memoria identifica lo stato del sistema (N FF 2 N stati) I passaggi da stato a stato sono rappresentati con archi, condizionati da variabili interne e di ingresso d ogni stato corrisponde una combinazione delle uscite Questa rappresentazione è un diagramma degli stati D B C Progettare un circuito (Finite State Machine: FSM) che usa un FF-D, e si comporta come un FF-JK: Due ingressi: J, K Una uscita: Q Comando RESET; (forza Q = ) Due soli stati: Q = H e Q = L Comando diretto RESET: porta Q a J K RETE DI USCIT RETE DI STTO FUTURO Q R D RESET Q CK 2/9/25-5 ElapBe - 24 DDC 2/9/25-6 ElapBe - 24 DDC 24 DDC 5 24 DDC 6

4 Esercizio Be.-a: diagramma stati Esercizio Be.-b: FSM completa Comportamento del JK-FF J K STTO TTULE (Q) STTO FUTURO (D) Equazione di stato futuro: D = Q* J + Q K* Variabile D ottenuta da J, K, Q con rete combinatoria che realizza l equazione di stato futuro: D = Qn+ = Q* J + Q K* L uscita è direttamente la Q del FF J K RETE DI STTO FUTURO Q RETE DI USCIT R D B Q CK RESET* 2/9/25-7 ElapBe - 24 DDC 2/9/25-8 ElapBe - 24 DDC 24 DDC 7 24 DDC 8

5 Esercizi su circuiti sequenziali Esercizio Be.2: circuito sequenziale Esercizio completo su circuito sequenziale (2-3 FF) Esempi di quesiti: a. nalisi temporale ideale (senza ritardi) b. nalisi temporale con ritardi c. Calcolo resistenza di pull-up d. Decodifica di stati e. Calcolo dell effetto di un carico capacitivo f. Calcolo della frequenza massima del clock Numerosi esercizi svolti di questo tipo si trovano nel sito di Sistemi Elettronici : da areeweb. (in fondo) EKL scritti di esame risolti Nello schema in figura i tre FF hanno le uscite Q inizializzate a. Il clock ha duty cycle di.5. B è un buffer OC, con R ON = 4 Ω, I OH = 2 μ, I un inverter con ingresso a trigger. (SE9) CK F Q D Q FF D Q Q FF2 Q2 Q3 D Q FF3 Val Rpu a. Tracciare le forme d onda ai nodi, Q, Q2, Q3, Out nell ipotesi che tutti i componenti abbiano ritardo nullo per i primi 3 periodi del clock CK (capacità C = ). B B C I Out 2/9/25-9 ElapBe - 24 DDC 2/9/25 - ElapBe - 24 DDC 24 DDC 9 24 DDC

6 Esercizio Be.2a: segnali Esercizio Be.2.a2: sequenza di stati Sequenza di segnali (senza ritardi) CK / \ / \ / \ / \ / Il clock è attivo su entrambi i fronti (LH FF, HL FF2). FF 3 è collegato come divisore modulo 2, e commuta sui fronti di discesa di Q2* (salita di Q2). C = ; tra Q3 e OUT solo inversione di stato logico Q Q2 a b 2a 2b 3a 3b 4 CK / \ / \ / \ / _ \ / \ / Q / \ / \ Q2 / \ / Q3 / \ Transizioni con ritardo OUT \ / rispetto al clock (unico valore convenzionale) 2/9/25 - ElapBe - 24 DDC 2/9/25-2 ElapBe - 24 DDC 24 DDC 24 DDC 2

7 Esercizio Be.2b: valutazione ritardi Esercizio Be.2-b2: ritardi CK F Q D Q FF D Q Q FF2 Q2 Q3 D Q FF3 Val Rpu b. Tracciare con asse dei tempi tarata le forme d onda per due periodi di clock ai nodi, Q, Q2, Q3, Out con i parametri dinamici indicati (sempre per C = ). B B Tsu = 3 ns, Th = 2 ns (tutti i FF) ; Tckq = 5 ns (tutti i FF, sia LH che HL) porta NND e trigger di uscita I: T LH = 3ns, T HL = 4 ns, buffer B: Tp = 6 ns (per entrambe le transizioni) C I Out Sequenza di segnali (con ritardi) CK / \ / \ / Q Q2 2/9/25-3 ElapBe - 24 DDC 2/9/25-4 ElapBe - 24 DDC 24 DDC 3 24 DDC 4

8 Eserc. Be.2c: diagramma temporale Esercizio Be.2d: calcolo R pullup Tsu = 3 ns, Th = 2 ns (tutti i FF) ; Tck->Q = 5 ns (tutti i FF, per L-> H e H->L) porta NND e trigger di uscita I: T LH = 3ns, T HL = 4 ns, buffer B: Tp = 6 ns (per entrambe le transizioni) a b 2a 2b 3a _ CK / \ / \ / \ / Q / \ Q2 / \ -5- Q3 / OUT \ Ritardi effettivi (in ns), valutati caso per caso c. L inverter con ingresso a trigger ha soglie Vs = 3V e Vs2 = 2V, Iih =,3 m, Iil = -,3 m. Determinare i valori min/max della Rpu che garantiscono la commutazione di Out (Val = 5V) La tensione nello stato H deve superare la soglia Vs; questa condizione fissa un massimo al valore della Rpu. Nello stato H, nella Rpu scorre una corrente Irph = Ioh + Iih =,2 +,3 =,5 m. Tensione all uscita OC: Val Irph x Rpu, che deve essere (almeno) uguale a Vs (3 V). (Val Vs)/Rpumax = Irph; Rpumax = (5 3)V/,5m = 4 kω Una resistenza Rpu più alta farebbe scendere la tensione stato H sotto la soglia Vs, bloccando Out nello stato H. 2/9/25-5 ElapBe - 24 DDC 2/9/25-6 ElapBe - 24 DDC 24 DDC 5 24 DDC 6

9 Esercizio Be.2e: calcolo R pullup Eserc. Be.2f: andamento Vc e Vout c... Determinare i valori minimo e massimo della Rpu che garantiscono la commutazione di Out (Val = 5V) Perché il trigger riconosca lo stato L la tensione di ingresso deve scendere sotto Vs2. Per V = Vs2 = 2V nell uscita OC circola una corrente I L pari a 2V/4Ω = 5m. Questa corrente proviene dalla resistenza Rpu e (per soli,3 m) dall ingresso del trigger. Trascurando quest ultima si ha: Rpumin = 3V/5m = 6 Ω Resistenze di valore più basso determinano una tensione allo stato L maggiore della Vs2, e il trigger di uscita rimane bloccato nello stato L. Il valore limite molto basso per Rpu deriva dalla soglia relativamente alta del trigger (2 V). d. nalizzare il comportamento dinamico dell anello B-C-I-FF3. Tracciare l andamento qualitativo di Q3, della tensione ai capi di C e della Vout. D Q FF3 Val Q3 B Rpu Out C I Tra Q3 e Out buffer OC caricato da C; Vc ha andamento esponenziale, con tau = C Rpu in salita e tau = C (Rpu//Ron) in discesa. Le variazioni di stato sono rilevate da I con ritardi diversi (> per LH). Out riportata a D del FF3 forma un divisore modulo due. La max frequenza operativa è limitata dal ritardo della catena B-C-I e ritardi del FF. Per la transizione LH (caso peggiore), si ha (CK di FF3): Tckmin(FF3) = Tckq(FF3) + Tp(B) + Thlc(ritardo dovuto a C e Rpu) + Thl(I) + Tsu(FF3). CK B 2/9/25-7 ElapBe - 24 DDC 2/9/25-8 ElapBe - 24 DDC 24 DDC 7 24 DDC 8

10 Esercizio Be.2g: frequenza max Esercizio Be.2h: frequenza max Valutazione quantitativa di Thlc Tensione iniziale (stato L): V L = 24 mv (accettabile V in prima approssimazione) L asintoto è V H = Val Rpu x Irph = 5,5 = 4,5V Vc(t) può essere espresso nel modo standard (sistemi del I ordine): Vc(t) = + B e^-t/tau; B = V( ) = 4,5 V; = V() B = - 4,3 V Tau = R x C = k x 25 pf = 25 ns e. Determinare la massima frequenza del clock CK che permette il funzionamento di questa parte del circuito con Rpu = kω, C= 25pF, Val = 5V. Per determinare il tempo T richiesto per raggiungere Vs occorre risolvere la relazione Vc(T ) = Vs = + B e^-t /tau 3 V = 4,5 4,3 e^-t /tau; e^-t /tau =,5/4,3 =,349 T =,53 tau =,53 x 25 ns = 26,3 ns Tckmin(FF3) = , = 44,3 ns Questo periodo corrisponde a tre cicli del clock CK (punto a), quindi Fmax(CK) = 22,5 MHz 2/9/25-9 ElapBe - 24 DDC 2/9/25-2 ElapBe - 24 DDC 24 DDC 9 24 DDC 2

11 Esercizio Be.3: circuiti anti-rimbalzo Es. Be.3-a: anti-rimbalzo con FF SR Occorre dare un comando manuale (azionamento di un deviatore) a un sistema elettronico.. Inserire un circuito per eliminare i comandi spuri dovuti ai rimbalzi meccanici 2. Come realizzare la stessa funzione per un interruttore (chiude verso massa, con R di pull-up)? 3. Come realizzare le stesse funzioni a SW, utilizzando come ingresso un interruttore senza antirimbalzo? 4. Per tutti questi casi, indicare come determinare il valore degli eventuali componenti passivi. Quando il deviatore commuta, il contatto rimbalza più volte causando transizioni multiple B OUT Il segnale OUT ha una singola commutazione V L R PU Resistenze di pull-up. Portano allo stato il morsetto non collegato a massa R PU2 B S R Q* Q OUT 2/9/25-2 ElapBe - 24 DDC 2/9/25-22 ElapBe - 24 DDC 24 DDC 2 24 DDC 22

12 Es. Be.3-b: Segnali nell antirimbalzo Ingressi SET e RES attivi bassi (comanda lo ) SET* comanda direttamente Q; da Q comando a Q* RES* comanda direttamente Q*; da Q* comando a Q Es. Be.3-c: varianti anti-rimbalzo Quale circuito usare se il deviatore commuta i due punti verso l alimentazione (anziché verso massa)? B B POSIZ. SW / \ / = SET* \/\/\ /\/ \/\/\ B = RES* /\/ \/\ /\/ Q / \ / Q* \ / \ 2/9/25-23 ElapBe - 24 DDC 2/9/25-24 ElapBe - 24 DDC 24 DDC DDC 24

13 Es. Be.3-d: varianti anti-rimbalzo 2 Es. Be.3-e: varianti anti-rimbalzo 3 Come realizzare la stessa funzione se l organo di comando è un interruttore (anziché un deviatore)? Si può usare una rete RC passa-basso che filtra i rimbalzi, seguita da un trigger che trasforma la transizione lenta (dovuta alla rete RC) in gradino. Come determinare il valore degli eventuali componenti passivi? Le resistenze di pull-up o pull-down devono essere calcolate tenendo conto di V IH, V IL e delle correnti di ingresso. Le resistenze in serie agli ingressi devono garantire livelli logici corretti agli ingressi, tenendo conto della corrente circolante negli stessi (minima nei circuiti MOS). Nota R, il condensatore va calcolato per il ritardo voluto. Come realizzare le stesse funzioni a SW, utilizzando come ingresso un interruttore senza antirimbalzo? Il SW deve leggere lo stato dell interruttore periodicamente, e accettare la variazione solo quando lo stato viene mantenuto per più campionamenti consecutivi. L intervallo su cui viene valutata questa permanenza deve essere maggiore della durata massima dei rimbalzi 2/9/25-25 ElapBe - 24 DDC 2/9/25-26 ElapBe - 24 DDC 24 DDC DDC 26

14 ltri esercizi Esempi di esercizi risolti su circuiti sequenziali sono nell archivio scritti di Sistemi Elettronici Seguire: Materiale didattico > Scritti Sistemi Elettronici Ogni scritto ha un esercizio di analogica, uno di digitale (circuiti con FF e porte), e domande a risposte chiuse Le domande su reti sequenziali riguardano: Diagrammi temporali senza ritardi Diagrammi temporali con valutazione dei ritardi Valutazione della massima frequenza operativa Domande su argomenti trattati a Sistemi e Tecn. Elettron. :» Calcolo di resistenze di pull-up, verifiche di interfacciamento» Valutazione dei ritardi causati da carichi capacitivi 2/9/25-27 ElapBe - 24 DDC 24 DDC 27