Sistemi a Microcontrollore. 2E. Bus e Mappaggio in Memoria

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1 Sistemi a Microcontrollore 2E. Bus e Mappaggio in Memoria Anno Accademico 2829

2 Indice Modifiche all Architettura Mappaggio della Memoria Dati Mappaggio dell IO Parallelo Moduli Esercitazione

3 Indice Modifiche all Architettura Mappaggio della Memoria Dati Mappaggio dell IO Parallelo Moduli Esercitazione

4 Modifiche all Architettura + instr[9:3] 7 sign ext 6 + PC addr instr [5:] imem instr[5:] instr[9],instr[3:] OPREG instr[8:4] b,instr[8:4] addr_b addr_a din_a dout_a dout_b regs SREG ALU result addr din dout dmem instr[2:] instr[:8],instr[3:]

5 Modifiche all Architettura PC imem addr instr [5:] regs addr_b addr_a din_a dout_a dout_b sign ext dmem addr dout din ALU result + instr[9],instr[3:] instr[8:4] instr[:8],instr[3:] instr[2:] instr[5:] b,instr[8:4] instr[9:3] + 6 SREG OPREG 7 DATA BUS ADDRESS BUS

6 Modifiche all Architettura PC imem addr instr [5:] regs addr_b addr_a din_a dout_a dout_b sign ext ALU result + instr[9],instr[3:] instr[8:4] instr[:8],instr[3:] instr[2:] instr[5:] b,instr[8:4] instr[9:3] + 6 SREG OPREG wr_reg status wr_mem control jump regin_alu wr_mem wr_reg restr_reg prev_reg regin_imm 7 dmem addr dout din DATA BUS ADDRESS BUS CONTROL BUS

7 Mappaggio della Memoria Dati address derivator en mem n(<6) data memory addr wr rd data address 6 address decoder source en IO E Q destination wr rd D latch D IO device data bus

8 Mappaggio della Memoria Dati address_bus 6 address addr_dmem derivator 8 en_dmem address decoder 8 addr wr din dmem 8 dout control_bus wr_mem!wr_mem decoder 8 data_bus

9 Indice Modifiche all Architettura Mappaggio della Memoria Dati Mappaggio dell IO Parallelo Moduli Esercitazione

10 Mappaggio dell IO Parallelo PC imem addr instr [5:] regs addr_b addr_a din_a dout_a dout_b sign ext ALU result + instr[9],instr[3:] instr[8:4] instr[:8],instr[3:] instr[2:] instr[5:] b,instr[8:4] instr[9:3] + 6 SREG OPREG wr_reg status wr_mem control jump regin_alu wr_mem wr_reg restr_reg prev_reg regin_imm 7 dmem addr dout din DATA BUS ADDRESS BUS CONTROL BUS IO

11 Mappaggio dell IO Parallelo IO PIN DDR flip-flop wrddr 3 2 PIN flip-flop wrpin 3 2 PORT latch rdddr rdpin rdport wrport data bus

12 rd_pina wr_porta Mappaggio dell IO Parallelo address derivator 3 2 PORT latch 3 2 PIN flip-flop 3 2 DDR flip-flop address decoder address_bus 6 en_pina en_ddra rd_ddra wr_ddra control_bus wr_mem!wr_mem en_porta decoder 8 rd_porta data_bus

13 rd_pina wr_porta Mappaggio dell IO Parallelo address derivator 3 2 PORT latch 3 2 PIN flip-flop 3 2 DDR flip-flop address decoder address_bus 6 en_pina en_ddra rd_ddra wr_ddra control_bus wr_mem!wr_mem en_porta decoder 8 rd_porta data_bus

14 rd_pina wr_porta Mappaggio dell IO Parallelo address derivator 3 2 PORT latch 3 2 PIN flip-flop 3 2 DDR flip-flop address decoder address_bus 6 en_pina en_ddra rd_ddra wr_ddra control_bus wr_mem!wr_mem en_porta decoder 8 rd_porta data_bus

15 rd_pina wr_porta Mappaggio dell IO Parallelo address derivator 3 2 PORT latch 3 2 PIN flip-flop 3 2 DDR flip-flop address decoder address_bus 6 en_pina en_ddra rd_ddra wr_ddra control_bus wr_mem!wr_mem en_porta decoder 8 rd_porta data_bus

16 Mappaggio dell IO Parallelo p[7] p[6] p[5] p[4] p[3] p[2] p[] p[] 3 2 PORT latch 3 2 PIN flip-flop 3 2 DDR flip-flop

17 Mappaggio dell IO Parallelo p[7] p[6] p[5] p[4] p[3] p[2] p[] p[] FF_p7 FF_p6 FF_p5 FF_p4 FF_p3 FF_p2 FF_p FF_p en en en en en en en en PORT latch PIN flip-flop DDR flip-flop

18 Indice Modifiche all Architettura Mappaggio della Memoria Dati Mappaggio dell IO Parallelo Moduli Esercitazione

19 Moduli Moduli decoder (bus address decoder and enable generator) port (pin, ddr and port flip-floplatch, buffers ) top (program counter, status register, branch addr, opreg, mux e demux, sommatori) tb_top (top module testbench)

20 Indice Modifiche all Architettura Mappaggio della Memoria Dati Mappaggio dell IO Parallelo Moduli Esercitazione

21 Esercizio A Eseguire sul simulatore il programma assembly dmem[] a, addr(d) = 22, dmem[24]=7 la memoria inizia dall indirizzo char a; char[64] d; 8 bit a = 4 d[2]; C?

22 ISA dell AVR Semplificato instr format bits cycle(s) description add r d d d d d r r r r 6 Rd = Rd + Rr adc r d d d d d r r r r 6 Rd = Rd + Rr + C sub r d d d d d r r r r 6 Rd = Rd - Rr sbc r d d d d d r r r r 6 Rd = Rd - Rr - C cp r d d d d d r r r r 6 Rd - Rr and 2 r d d d d d r r r r 6 Rd = Rd & Rr lds sts 9 d d d d d k k k k k k k k k k k k k k k k 9 d d d d d k k k k k k k k k k k k k k k k 32 2 Rd = dmem(k) 32 2 dmem(k) = Rd ldi E k k k k d d d d k k k k 6 Rd = k (6 Rd 3) brne F k k k k k k k 6 or 2 brge F k k k k k k K 6 or 2 if(z==) then PC=PC+k+ else PC=PC+ if(s==) then PC=PC+k+ else PC=PC+

23 Esercizio A ldi r2, 7 ; r2 7 sts x78, r2 ; bus(x78) r2 ; bus(x78) = dmem(24) ldi r6, 4 ; r6 4 lds r5, x78 ; r5 bus(x78) ; bus(x78) = dmem(24) sub r6, r5 ; r6 4 d[2] sts x6, r6 ; bus(x6) 4 d[2] ; bus(x6) = dmem() E E

24 Esercizio B Implementare attraverso l assembly AVR un sistema di controllo che setta costantemente (loop) 8 led connessi alla porta A in base al valore degli 8 pin della porta B (da aggiungere al mappaggio) port B port A address IO mem name x6 x36 PINB x7 x37 DDRB x8 x38 PORTB address IO mem name x9 x39 PINA xa x3a DDRA xb x3b PORTA

25 Esercizio B loop: ldi r6, ; r6 ldi r7, 255 ; r7 255 sts x37, r6 ; bus(x37) r6 ; set port B as input sts x3a, r7 ; bus(x3a) r7 ; set port A as output lds r2, x36 ; r2 bus(x36) = pb sts x3b, r2 ; bus(x3b) = pa r2 cp r6, r6 ; r6 r6 brge loop ; if(r6>=r6) then loop E EFF A B 7 F7A4

26 Esercizio B module decoder( input [5:] addr,... output [7:] addr_dmem, output en_pinb, output en_ddrb, output en_portb );... endmodule assign en_pinb = addr == 6'h36; assign en_ddrb = addr == 6'h37; assign en_portb = addr == 6'h38;

27 Esercizio B module top(... inout [7:] pa, inout [7:] pb); decoder dec_inst(....en_pinb(en_pinb),.en_ddrb(en_ddrb),.en_portb(en_portb)); port portb_inst(.clk(clk),.wr_mem(wr_mem),.en_pin(en_pinb),.en_ddr(en_ddrb),.en_port(en_portb),.data_bus(data_bus),.p(pb));...

28 Esercizio B module tb_top; reg clk; reg rst; wire [7:] pa; wire [7:] pb; top dut(.clk(clk),.rst(rst),.pa(pa),.pb(pb) ); assign pb = 8'b;...

29 Esercizio C Aggiungere al mappaggio lo status register all indirizzo x5f e utilizzarlo per svolgere l esercizio D dell esercitazione senza supporto hardware per rjmp, ma settando S con una sts dmem(4) x, dmem(3) y char x, y; 8 bit if(x<) y = ; else y = -; C... cp r6, r6 ; x x brge ; if(x>=x) then jump by... 7 F4C

30 Lo Status Register nell AVR I T H S V N Z C Bit 5 H: Half Carry Flag indica se vi è un Half Carry (riporto nel bit 4) in alcune operazioni aritmetiche Bit 4 S: Sign Bit utilizzato per testare operazioni tra numeri con segno, OR esclusivo tra il Negative Flag (N) e il Two s Complement Overflow Flag (V), N V

31 Esercizio C Senza Memory Mapping lds r6, 4 ; r6 dmem(4) = x ldi r7, ; r7 cp r6, r7 ; x brge 3 ldi r8, ; r8 cp r6, r6 ; x x brge ; if(x>=x) then jump by ldi r8, xff ; r8 - sts r8, 3 ; dmem(4) = y 9 4 E 7 F4C E2 7 F4C EF2F 932 E

32 Esercizio C lds r6, x64 ; r6 bus(x64) ; bus(x64) = dmem(4) ldi r7, ; r7 cp r6, r7 ; x brge 8 ldi r8, ; r8 lds r2, x5f ; r2 bus(x5f) ; bus(x5f) = SREG ldi r9, xef and r2, r9 sts x5f, r2 ; r9 xef ; bus(x5f) r2 ; bus(x5f) = SREG brge ; if(x>=x) then jump by ldi r8, xff ; r8 - sts x7e, r8 ; bus(x7e) = y ; bus(x7e) = dmem(3) 9 64 E 7 F444 E2 92 5F EE3F F F4C EF2F 932 7E

33 Esercizio C module decoder( input [5:] addr, output en_dmem, output en_pina, output en_ddra, output en_porta, output en_sreg, output [7:] addr_dmem );... assign en_sreg = addr == 6'h5F; endmodule

34 Esercizio C module top(...);... always@(posedge clk or posedge rst) if(rst) else sreg <= 8'd; if(en_sreg && wr_mem) sreg <= data_bus; else sreg <= {3'b,s_nxt,v_nxt, n_nxt,z_nxt,c_nxt};... assign data_bus =(en_sreg &&!wr_mem)? sreg : 8'bz; decoder dec_inst(....en_sreg(en_sreg),...);