Macchine a Stati finiti

Dimensione: px
Iniziare la visualizzazioe della pagina:

Download "Macchine a Stati finiti"

Transcript

1 Macchine a Stati finiti Prof. Alberto Borghese Dipartimento di Scienze dell nformazione borghese@dsi.unimi.it Università degli Studi di Milano Riferimento al Patterson: Sezione B. /29 Sommario Macchine a stati finiti Esempio: sintesi di un controllore per venditore di bibite. Esempio: sintesi di un controllore di un semaforo. 2/29

2 La CPU come macchina sequenziale M FF Fase di fetch WB M Decodifica Calcolo M Decod Lettura / scrittura Write back R/W M M Exec 3/29 STG di una macchina venditrice di bibite Voglio costruire una macchinetta che eroga caffè quando l utente ha inserito 3c. Accetta o 2c e non dà resto. N = No Caffè C = Caffè. c / N =2c c / N 2c / N =2c =2c 3c / C =2c 4c / C 4/29 2

3 Macchina a Stati Finiti (di Moore) La Macchina di Moore è definita, in teoria degli automi, dalla sestupla: <,,, f(.), g(.), o > : insieme degli stati (in numero finito). : insieme di ingresso: tutti i simboli che si possono presentare in ingresso. : insieme di uscita: tutti i simboli che si possono generare in uscita. f(.): funzione stato prossimo: = f(,). Definisce l evoluzione della macchina nel tempo. L evoluzione è deterministica. g(.): funzione di uscita: = g() nelle macchine di Moore. Stato iniziale:. Per il buon funzionamento della macchina è previsto uno stato iniziale, al quale la macchina può essere portata mediante un comando di reset. 5/29 i o i i M Macchina a stati finiti binaria x x x K x K y o y y N Macchina di Huffman M ingressi K variabili di stato N uscite Stato 6/29 3

4 Descrizione di una macchina di Moore STG: State Transition Graph (Diagramma degli stati o Grafo delle transizioni). Ad ogni nodo è associato uno stato. Un arco orientato da uno stato x i ad uno stato x j, contrassegnato da un simbolo (di ingresso) α, rappresenta una transizione (passaggio di stato) che si verifica quando la macchina, essendo nello stato x i, riceve come ingresso il simbolo α. STT: State Transition Table (Tabella degli Stati). Per ogni coppia, (Stato presente ngresso), si definisce l Uscita e lo Stato Prossimo. La forma è tabellare e ricorda le tabelle della verità da cui è derivata. 7/29 Sommario Macchine a stati finiti Esempio: sintesi di un controllore per venditore di bibite. Esempio: sintesi di un controllore di un semaforo. 8/29 4

5 STG di una macchina venditrice di bibite (Semplificata) Voglio costruire una macchinetta che eroga caffè quando l utente ha inserito 3c. Accetta solamente monete da c. = {c, c} = {Nulla, Caffè} = Monete accumulate = {, c, 2c, 3c} = f(,) = g() o = c c / N c / N 2c / N 3c / C 9/29 STT della vendor machine c c c c c Nulla c c 2c Nulla 2c 2c 3c Nulla 3c c c Caffè l controllore controlla ogni.5s l ingresso e ogni.5s aggiorna lo stato e l uscita. c / N c / N 2c / N 3c / C /29 5

6 Codifica della STT della vendor machine c () c () c () c () c () Nulla () c () c () 2c () Nulla () 2c () 2c () 3c () Nulla () 3c () c () c () Caffè () = [c, c] = {, } = [Nulla, Caffè] = {, } = [, c, 2c, 3c] = {,,, } = f(,) da sintetizzare = g() da sintetizzare c / N c / N 2c / N 3c / C /29 Macchina a Stati Finiti (di Moore) La Macchina di Moore è definita, in teoria degli automi, dalla sestupla: <,,, f(.), g(.), o > : insieme degli stati (in numero finito). : insieme di ingresso: tutti i simboli che si possono presentare in ingresso. n caso di codifica binaria, se abbiamo n linee in ingresso (variabili binarie), avremo 2 n possibili simboli da leggere in ingresso (configurazioni). : insieme di uscita: tutti i simboli che si possono generare in uscita. n caso di codifica binaria, se abbiamo m linee in uscita (variabili binarie), avremo 2 m possibili simboli in uscita (configurazioni). f(.): funzione stato prossimo: = f(,). Definisce l evoluzione della macchina nel tempo. L evoluzione è deterministica. La funzione è una funzione logica. g(.): funzione di uscita: = g() nelle macchine di Moore. E una funzione logica. Stato iniziale:. Per il buon funzionamento della macchina è previsto uno stato iniziale, al quale la macchina può essere portata mediante un comando di reset. 2/29 6

7 Sintesi della funzione di uscita della FSM della Vendor Machine c () c () è su 2 cifre => 2 bit e c () c () c () Nulla () c () c () 2c () Nulla () 2c () 2c () 3c () Nulla () 3c () c () c () Caffè () x = {, } = {, } = {,,, } = g() = x = F(,) =? 3/29 x Sintesi della funzione stato prossimo della FSM della Vendor Machine è su 2 cifre => 2 bit x e x x x = [, ] = [, ] = [,,, ] = F(,) => x = (x + x )_ + x_ x_ = _ (x _ + ) + x x = x + x = g() = x 2 bit di stato prossimo vengono sintetizzati sepratamente. Sono entrambi funzione dei 2 bit di stato all istante attuale e del bit di A.A. ingresso /29 7

8 nput Sintesi del circuito della FSM della Vendor Machine _ x = (x + ) + x x x x x = x + x x Q D T = {, } = {, } = {,,, } Q _ D T = F(,) => x = (x_ + _ ) + x x = x + x = g() = x 5/29 Una vendor machine più completa. Monete diverse dai c. Scelta di bevande diverse. Bevande diversi con costi diversi. Periodo di refrattarietà nella quale non si possono inserire monete (periodo di preparazione del caffè).... 6/29 8

9 Sommario Macchine a stati finiti. Esempio: sintesi di un controllore per venditore di bibite. Esempio: sintesi di un controllore di un semaforo. 7/29 Latch di tipo SC come macchina a stati finiti Q* = f(q,s,c) Variabile di Stato (interna) Variabili di ngresso (esterne) Q SC = SC = SC = SC = No change (Q* = Q) Clear Reset Set Q è l uscita del latch: stato presente. Q* è il valore dell uscita al tempo successivo: stato prossimo. L uscita del latch coincide con il suo stato (interno). NB non ha senso implementare il latch come macchina di Huffman. 8/29 9

10 Controllore di un semaforo 2 strade: nord-sud, NS, ed est-ovest, EO, che devono essere controllate da un semaforo. l sistema di controllo dà via libera alternativamente alla direttrice NS o EO. l sistema di controllo pilota un semaforo il quale accenderà alternativamente il verde solla direttrice NS o sulla direttrice EO (quando il semaforo non è verde, per semplicità supponiamo che sia rosso). l semaforo può commutare ogni 3 secondi (clock con frequenza =?). Supponiamo che esista una video-camera in grado di leggere, per ogni direttrice, se esiste almeno un auto in attesa, oppure un auto che si accinga ad attraversare (le due condizioni sono trattate allo stesso modo). l semaforo deve cambiare colore (da rosso a verde quando esiste un auto in attesa sulla sua direttrice. Se ci sono due auto in attesa sulle due direttrici, viene posto a verde il semaforo rosso e a rosso il semaforo verde (viene dato via libera all altra direttrice). Supponiamo che all accensione venga dato via libera alla direttrice NS. 9/29 Stato, nput, Output del semaforo ngresso: {Nulla, Auto NS, Auto EO, Auto Both } Uscita: {Luce NS, Luce EO } Stato:? f(,) =? G() =? 2/29

11 ngresso: {Nulla, Auto NS, Auto EO, Auto Both } STG del semaforo, Auto NS Uscita: {Luce EO, Luce NS } Stato: {, } / Luce NS f(,) =? G() =? Auto EO, Auto Both Auto NS, Auto Both, Auto EO / Luce EO 2/29 STT del semaforo nput Nulla Auto NS Auto EO Auto Both Uscita Luce NS, Auto NS Luce EO / Luce NS Auto EO, Auto Both Auto NS, Auto Both, Auto EO / Luce EO 22/29

12 STT del semaforo binaria nput Nulla = Auto NS = Auto EO = Auto Both = Uscita = = = = = Luce NS = = = = = = Luce EO = ngresso: {Nulla, Auto NS, Auto EO, Auto Both } = {,,, } Uscita: {Luce EO, Luce NS } = {, } Stato: {, } = {, } f(,) =? G() =? 23/29 Sintesi della MSF del semaforo nput 2 =f(,) = g() Q D T 24/29 2

13 nput 2 Sintesi della MSF del semaforo =f(,) = g() Q D T = i i + i i + i i + i i = i + i _ = Uscita ngresso: {,,, } Uscita: {, } Stato: {, } f(,) =? G() =? 25/29 nput 2 Sintesi del circuito della MSF del semaforo =f(,) = g() Q D T = i i + i i + i i + i i = i + i _ = i i 26/29 3

14 passi della progettazione di una MSF l committente fornisce le specifiche di funzionamento. Definizione delle variabili di nput, Stato e Output. Definizione degli insiemi di simboli che possono essere assunti dalle variabili di nput e di Output. Costruzione dello STG => Definizione dell insieme di simboli che possono essere assunti dallo stato. Costruzione della STT => Definizione implicita delle funzioni stato prossimo ed uscita. Codifica della STT => Definizione del numero di bit per nput, Stato e Output. STT Codificata => Circuiti combinatori che sintetizzano le funzioni f(,) e g(). 27/29 Esercizi Costruire una macchina a stati finiti (di Moore), in grado di individuare all interno di una parola di e le seguenti configurazioni: e. Le configurazioni si possono concatenare (e.g. da uscita vera, al secondo e terzo ). Stato iniziale. Costruire una macchina a stati finiti (di Moore), con due ingressi, x e x 2, che fornisce quando negli ultimi 3 istanti si è verificata la seguente configurazione: t = -2 t = - t = x x 2 x Stato iniziale x = x 2 =. Costruire un venditore di bibite che distribuisce una bibita quando si raggiungono i 35 cents inseriti. Non dà resto. 28/29 4

15 Sommario Macchine a stati finiti. Esempio: sintesi di un controllore per venditore di bibite. Esempio: sintesi di un controllore di un semaforo. 29/29 5

Macchine a Stati finiti

Macchine a Stati finiti Macchine a Stati finiti Prof. Alberto Borghese Dipartimento di Scienze dell nformazione borghese@dsi.unimi.it Università degli Studi di Milano /29 Sommario Macchine a stati finiti Esempio: sintesi di un

Dettagli

Macchine a Stati finiti

Macchine a Stati finiti Macchine a Stati finiti Prof. Alberto Borghese Dipartimento di Scienze dell nformazione borghese@dsi.unimi.it Università degli Studi di Milano /27 Sommario Macchine a stati finiti Esempio: sintesi di un

Dettagli

Macchine a Stati finiti

Macchine a Stati finiti Macchine a Stati finiti Prof. Alberto Borghese Dipartimento di Scienze dell nformazione borghese@di.unimi.it Università degli Studi di Milano Riferimento al Patterson: Sezione B.0 /3 Sommario Macchine

Dettagli

Circuiti sequenziali: macchine a stati finiti

Circuiti sequenziali: macchine a stati finiti Architettura degli Elaboratori e delle Reti Lezione 9 Circuiti sequenziali: macchine a stati finiti Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell nformazione Università degli Studi di Milano

Dettagli

Flip-flop, registri, la macchina a stati finiti

Flip-flop, registri, la macchina a stati finiti Architettura degli Elaboratori e delle Reti Lezione 9 Flip-flop, registri, la macchina a stati finiti Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell nformazione Università degli Studi di

Dettagli

Macchine a Stati finiti (esercizi) Riconoscitore di stringhe

Macchine a Stati finiti (esercizi) Riconoscitore di stringhe Macchine a Stati finiti (esercizi) Prof. Alberto Borghese Dipartimento di Scienze dell nformazione borghese@dsi.unimi.it Università degli Studi di Milano 1/10 Riconoscitore di stringhe La macchina analizza

Dettagli

Sintesi Sequenziale Sincrona

Sintesi Sequenziale Sincrona Sintesi Sequenziale Sincrona Sintesi comportamentale di reti sequenziali sincrone senza processo di ottimizzazione Sintesi comportamentale e architettura generale Diagramma degli stati Tabella degli stati

Dettagli

L unità di controllo di CPU multi-ciclo. Sommario

L unità di controllo di CPU multi-ciclo. Sommario L unità di controllo di CPU multi-ciclo Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano Riferimento sul Patterson: Sezione C3 1/24

Dettagli

Automi a stati finiti

Automi a stati finiti 1. Automi a stati finiti: introduzione Automi a stati finiti Supponiamo di avere un sistema che si può trovare in uno stato appartenente ad un insieme finito di stati possibili. Ex: Immaginiamo un incrocio

Dettagli

1. Automi a stati finiti: introduzione

1. Automi a stati finiti: introduzione 1. Automi a stati finiti: introduzione Supponiamo di avere un sistema che si può trovare in uno stato appartenente ad un insieme finito di stati possibili. Ex: Immaginiamo un incrocio tra due strade regolate

Dettagli

Sintesi di Reti Sequenziali Sincrone

Sintesi di Reti Sequenziali Sincrone Sintesi di Reti Sequenziali Sincrone Maurizio Palesi Maurizio Palesi 1 Macchina Sequenziale Una macchina sequenziale è definita dalla quintupla (I,U,S,δ,λ ) dove: I è l insieme finito dei simboli d ingresso

Dettagli

Architettura degli elaboratori - II Le architetture multi-ciclo

Architettura degli elaboratori - II Le architetture multi-ciclo Architettura degli elaboratori - II Le architetture multi-ciclo Prof. Alberto Borghese Dipartimento di Informatica alberto.borghese@unimi.it Università degli Studi di Milano 1/41 Sommario Principi ispiratori

Dettagli

L unità di controllo di CPU multi-ciclo

L unità di controllo di CPU multi-ciclo L unità di controllo di CPU multi-ciclo Prof. Alberto Borghese Dipartimento di Scienze dell Informazione alberto.borghese@unimi.it Università degli Studi di Milano Riferimento sul Patterson: Sezione D3

Dettagli

Introduzione. Sintesi Sequenziale Sincrona. Modello del circuito sequenziale. Progetto e strumenti. Il modello di un circuito sincrono può essere

Introduzione. Sintesi Sequenziale Sincrona. Modello del circuito sequenziale. Progetto e strumenti. Il modello di un circuito sincrono può essere Sintesi Sequenziale Sincrona Sintesi Comportamentale di reti Sequenziali Sincrone di Macchine Senza Processo di Ottimizzate a Livello Comportamentale Sintesi comportamentale e architettura generale Diagramma

Dettagli

Circuiti sequenziali e latch

Circuiti sequenziali e latch Circuiti sequenziali e latch Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano A.A. 23-24 /27 Sommario Circuiti sequenziali Latch asincroni

Dettagli

CPU a ciclo multiplo: l unità di controllo

CPU a ciclo multiplo: l unità di controllo Architettura degli Elaboratori e delle Reti Lezione 2 CPU a ciclo multiplo: l unità di controllo Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli Studi di Milano

Dettagli

Sintesi di Reti sequenziali Sincrone

Sintesi di Reti sequenziali Sincrone Sintesi di Reti sequenziali Sincrone Sintesi di Reti Sequenziali Sincrone Una macchina sequenziale è definita dalla quintupla I è l insieme finito dei simboli d ingresso U è l insieme finito dei simboli

Dettagli

Introduzione e macchine a stati finiti

Introduzione e macchine a stati finiti Corso di Laurea in Scienze cognitive e Processi decisionali Intelligenza Artificiale e analisi dei dati Introduzione e macchine a stati finiti Alberto Borghese Università degli Studi di Milano Laboratorio

Dettagli

LABORATORIO DI ARCHITETTURA DEI CALCOLATORI lezione n 9

LABORATORIO DI ARCHITETTURA DEI CALCOLATORI lezione n 9 LABORATORIO DI ARCHITETTURA DEI CALCOLATORI lezione n 9 Prof. Rosario Cerbone rosario.cerbone@libero.it a.a. 2005-2006 http://digilander.libero.it/rosario.cerbone Sintesi di Reti Sequenziali Sincrone In

Dettagli

Sintesi di circuiti sequenziali

Sintesi di circuiti sequenziali Corso di Lezione 2 Sintesi di circuiti sequenziali Federico Pedersini Laboratorio di Dipartimento di nformatica Università degli Studi di Milano Riferimenti bibliografici: F. Fummi, M. Sami, C. Silvano,

Dettagli

Esercizio sugli automi di Moore

Esercizio sugli automi di Moore Esercizio sugli automi di Moore 1. Realizzazione tramite MSF di una macchinetta del caffè Supponiamo di voler modellare tramite un automa astati finiti di Moore una macchinetta del caffè che rilascia un

Dettagli

Flip-flop, registri, la macchina a stati finiti

Flip-flop, registri, la macchina a stati finiti Architettura degli Elaboratori e delle Reti Lezione 9 Flip-flop, registri, la macchina a stati finiti Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell nformazione Università degli Studi di

Dettagli

Architetture sincrone e asincrone Sintesi di circuiti sequenziali

Architetture sincrone e asincrone Sintesi di circuiti sequenziali Architettura degli Elaboratori e delle Reti Architetture sincrone e asincrone Sintesi di circuiti sequenziali Federico Pedersini ipartimento di Informatica Uniersità degli Studi di Milano L 8 1 Circuiti

Dettagli

Reti Logiche 1. Prof. B. Buttarazzi A.A. 2009/2010. Reti Sequenziali

Reti Logiche 1. Prof. B. Buttarazzi A.A. 2009/2010. Reti Sequenziali Reti Logiche Prof. B. Buttarazzi A.A. 29/2 Reti Sequenziali Sommario Analisi di Reti Sequenziali Sintesi di Reti Sequenziali Esercizi 3/6/2 Corso di Reti Logiche 29/ 2 Analisi di Reti Sequenziali Passare

Dettagli

Sintesi di Reti sequenziali Sincrone

Sintesi di Reti sequenziali Sincrone Sintesi di Reti sequenziali Sincrone alcolatori ElettroniciIngegneria Telematica Sintesi di Reti Sequenziali Sincrone na macchina sequenziale è definita dalla quintupla δ, λ) dove: I è l insieme finito

Dettagli

Macchine Sequenziali

Macchine Sequenziali Macchine Sequenziali CORSO DI CALCOLATORI ELETTRONICI I CdL Ingegneria Biomedica (A-I) DIS - Università degli Studi di Napoli Federico II Tassonomia dei circuiti digitali Circuiti combinatori» Il valore

Dettagli

ALU + Bistabili. Sommario

ALU + Bistabili. Sommario ALU + Bistabili Prof. Alberto Borghese Dipartimento di Informatica alberto.borghese@unimi.it Università degli Studi di Milano Riferimento Patterson: sezioni B.7 & B.8. 1/39 Sommario ALU: Comparazione,

Dettagli

ALU + Bistabili. Prof. Alberto Borghese Dipartimento di Informatica Università degli Studi di Milano

ALU + Bistabili. Prof. Alberto Borghese Dipartimento di Informatica Università degli Studi di Milano ALU + Bistabili Prof. Alberto Borghese Dipartimento di Informatica alberto.borghese@unimi.it Università degli Studi di Milano Riferimento Patterson: sezioni B.7 & B.8. 1/39 Sommario ALU: Comparazione,

Dettagli

Esercitazione del 12/04/ Soluzioni

Esercitazione del 12/04/ Soluzioni Esercitazione del 12/04/2007 - Soluzioni 1. Automi a stati finiti: introduzione Supponiamo di avere un sistema che si può trovare in uno stato appartenente ad un insieme finito di stati possibili. Ex:

Dettagli

Reti sequenziali. Nord

Reti sequenziali. Nord Reti sequenziali Nord Ovest Est Semaforo a due stati verde/rosso Sud Vogliamo definire un circuito di controllo per produrre due segnali NS ed EO in modo che: Se NS è on allora il semaforo è verde nella

Dettagli

Introduzione - Modello. Introduzione - progetto e strumenti

Introduzione - Modello. Introduzione - progetto e strumenti intesi equenziale incrona intesi Comportamentale di reti equenziali incrone di Macchine enza Processo di Ottimizzate a Livello Comportamentale Introduzione intesi comportamentale e architettura generale

Dettagli

AUTOMA A STATI FINITI

AUTOMA A STATI FINITI Gli Automi Un Automa è un dispositivo, o un suo modello in forma di macchina sequenziale, creato per eseguire un particolare compito, che può trovarsi in diverse configurazioni più o meno complesse caratterizzate

Dettagli

Calcolatori Elettronici

Calcolatori Elettronici Calcolatori Elettronici RETI LOGICHE: RETI SEQUENZIALI Massimiliano Giacomin 1 LIMITI DELLE RETI COMBINATORIE Nelle reti combinatorie le uscite dipendono solo dall ingresso Þ impossibile far dipendere

Dettagli

Macchine sequenziali

Macchine sequenziali Macchine sequenziali Dal circuito combinatorio al sequenziale (effetto di una retroazione) x z x j Y i, Rete Comb. Y i-, z h Y i,k M Y i-,k abilitazione a memorizzare M memorizza lo stato La nozione di

Dettagli

Capitolo 6. Reti asincrone. Elaborazione asincrona Procedimenti di sintesi e analisi Memorie binarie

Capitolo 6. Reti asincrone. Elaborazione asincrona Procedimenti di sintesi e analisi Memorie binarie apitolo 6 Reti asincrone Elaborazione asincrona Procedimenti di sintesi e analisi Memorie binarie Reti sequenziali asincrone (comportamento) Elaborazione asincrona - Ogni nuovo ingresso determina: una

Dettagli

Calcolatori Elettronici A a.a. 2008/2009

Calcolatori Elettronici A a.a. 2008/2009 Calcolatori Elettronici A a.a. 2008/2009 RETI LOGICHE: RETI SEUENZIALI Massimiliano Giacomin 1 LIMITI DELLE RETI COMBINATORIE e RETI SEUENZIALI Le reti combinatorie sono senza retroazione: il segnale di

Dettagli

Esercizio 1. Utilizzare FF di tipo D (come ovvio dalla figura, sensibili al fronte di discesa del clock). Progettare il circuito con un PLA.

Esercizio 1. Utilizzare FF di tipo D (come ovvio dalla figura, sensibili al fronte di discesa del clock). Progettare il circuito con un PLA. a Esercizio 1. Sintetizzare un circuito sequenziale sincrono in base alle specifiche temporali riportate nel seguito. Il circuito riceve in input solo il segnale di temporizzazione (CK) e produce tre uscite,

Dettagli

Capitolo 4 Reti Sequenziali. Reti Logiche T

Capitolo 4 Reti Sequenziali. Reti Logiche T Capitolo 4 Reti Sequenziali Reti Logiche T Rete sequenziale Es riconoscitore di sequenza: z=1 se e solo se la sequenza degli ingressi (x0,x1) è nell ordine: (0,0)-(0,1) (1,1) (x0,x1)=(1,1) z=??? Gli ingressi

Dettagli

Calcolatori Elettronici

Calcolatori Elettronici Calcolatori Elettronici RETI SEQUENZIALI : ESERCIZI Massimiliano Giacomin 1 Implementazione di contatori Un contatore è un dispositivo sequenziale che aggiorna periodicamente il suo stato secondo una regola

Dettagli

I bistabili ed il register file

I bistabili ed il register file I bistabili ed il register file Prof. Alberto Borghese ipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano 1/32 Sommario I problemi dei latch trasparenti sincroni

Dettagli

Una CPU multi-ciclo. Sommario

Una CPU multi-ciclo. Sommario Una CPU multi-ciclo Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano 1/3 http:\\homes.dsi.unimi.it\ borghese Sommario I problemi della

Dettagli

Esercizio sugli automi di Moore

Esercizio sugli automi di Moore Esercizio sugli automi di Moore. Sintesi di un automa di Moore: Riconoscitore di stringhe binarie Si costruisca la macchina di Moore che riconosce in ingresso le sequenze e. La macchina riceve in ingresso

Dettagli

Modelli per le macchine digitali

Modelli per le macchine digitali Reti sequenziali Modelli per le macchine digitali Ingressi Uscite i(t 0 ) i(t n ) MACCHINA DIGITALE u(t 0 ) u(t n ) TEMPO In generale l uscita di una macchina in un certo istante temporale dipenderà dalla

Dettagli

Circuiti sincroni circuiti sequenziali:bistabili e latch

Circuiti sincroni circuiti sequenziali:bistabili e latch Architettura degli Elaboratori e delle Reti Lezione 8 Circuiti sincroni circuiti sequenziali:bistabili e latch Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli

Dettagli

Analisi e Sintesi di circuiti sequenziali

Analisi e Sintesi di circuiti sequenziali Analisi e Sintesi di circuiti sequenziali Definizione Uscite combinatorie Porte logiche combinatorie Uscite di memoria Elementi di memoria Una macchina sequenziale è un sistema nel quale, detto I(t) l'insieme

Dettagli

Progetto di Contatori sincroni. Mariagiovanna Sami Corso di reti Logiche 8 Anno

Progetto di Contatori sincroni. Mariagiovanna Sami Corso di reti Logiche 8 Anno Progetto di Contatori sincroni Mariagiovanna Sami Corso di reti Logiche 8 Anno 08 Introduzione Per le reti sequenziali esistono metodologie di progettazione generali, che partendo da una specifica a parole

Dettagli

I flip-flop ed il register file. Sommario

I flip-flop ed il register file. Sommario I flip-flop ed il register file Prof. Alberto Borghese ipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano Riferimento sul Patterson: Sezioni C.9 e C.11 1/35

Dettagli

Automa a Stati Finiti (ASF)

Automa a Stati Finiti (ASF) Automa a Stati Finiti (ASF) E una prima astrazione di macchina dotata di memoria che esegue algoritmi Introduce il concetto fondamentale di STATO che informalmente può essere definito come una particolare

Dettagli

Firmware Multiplier. Sommario

Firmware Multiplier. Sommario Firmware Multiplier Prof. lberto Borghese Dipartimento di Informatica borghese@di.unimi.it Università degli Studi di Milano Riferimenti sul Patterson 5a ed.: B.6 & 3.4 /33 Il moltiplicatore firmware Sommario

Dettagli

Memorie. Laboratorio di Architetture degli Elaboratori I Corso di Laurea in Informatica, A.A Università degli Studi di Milano

Memorie. Laboratorio di Architetture degli Elaboratori I Corso di Laurea in Informatica, A.A Università degli Studi di Milano Laboratorio di Architetture degli Elaboratori I Corso di Laurea in Informatica, A.A. 2018-2019 Università degli Studi di Milano Memorie Nicola Basilico Dipartimento di Informatica Via Comelico 39/41-20135

Dettagli

Capitolo 3. Modelli. Macchine combinatorie Macchine sequenziali asincrone sincrone

Capitolo 3. Modelli. Macchine combinatorie Macchine sequenziali asincrone sincrone Capitolo 3 Modelli Macchine combinatorie Macchine sequenziali asincrone sincrone Il modello del blocco o scatola nera i I: alfabeto di ingresso u U: alfabeto di uscita ingresso dei dati i F u uscita dei

Dettagli

Terza esercitazione. Progetto di una rete di controllo. Obiettivi Progetto e analisi di macchine a stati finiti. a.a

Terza esercitazione. Progetto di una rete di controllo. Obiettivi Progetto e analisi di macchine a stati finiti. a.a 1 Terza esercitazione Progetto di una rete di controllo Obiettivi Progetto e analisi di macchine a stati finiti 2 Macchina a Stati Finiti (FSM) Z(n)=f(x(n)) => Sistema Combinatorio Z(n)=f(x(n),x(n-1),x(n-2),..)

Dettagli

Università degli Studi dell Insubria Dipartimento di Scienze Teoriche e Applicate. Architettura degli elaboratori Bistabili e Clock

Università degli Studi dell Insubria Dipartimento di Scienze Teoriche e Applicate. Architettura degli elaboratori Bistabili e Clock Università degli tudi dell Insubria Dipartimento di cienze Teoriche e Applicate Architettura degli elaboratori Bistabili e Clock Marco Tarini Dipartimento di cienze Teoriche e Applicate marco.tarini@uninsubria.it

Dettagli

NOME e COGNOME (stampatello): Compito A. Esercizio 1 (8 punti) Minimizzare l automa in tabella e disegnare l automa minimo.

NOME e COGNOME (stampatello): Compito A. Esercizio 1 (8 punti) Minimizzare l automa in tabella e disegnare l automa minimo. NOME e COGNOME (stampatello): Compito A Esercizio 1 (8 punti) Minimizzare l automa in tabella e disegnare l automa minimo. 0 1 S1 S7/01 S2/11 S2 S2/10 S3/11 S3 S0 S2/01 S4 S0 S5/01 S5 S6/10 S4/11 S6 S5/10

Dettagli

Firmware Multiplier. Sommario

Firmware Multiplier. Sommario Firmware Multiplier Prof. lberto Borghese Dipartimento di Informatica borghese@di.unimi.it Università degli Studi di Milano Riferimenti sul Patterson 5a ed.: B.6 & 3.4 /33 Sommario Il moltiplicatore firmware

Dettagli

Architettura degli Elaboratori Lez. 8 CPU MIPS a 1 colpo di clock. Prof. Andrea Sterbini

Architettura degli Elaboratori Lez. 8 CPU MIPS a 1 colpo di clock. Prof. Andrea Sterbini Architettura degli Elaboratori Lez. 8 CPU MIPS a 1 colpo di clock Prof. Andrea Sterbini sterbini@di.uniroma1.it Argomenti Progetto della CPU MIPS a 1 colpo di clock - Istruzioni da implementare - Unità

Dettagli

LOGICA SEQUENZIALE. Un blocco di logica puramente combinatoria è un. blocco con N variabili di ingresso e M variabili di uscita

LOGICA SEQUENZIALE. Un blocco di logica puramente combinatoria è un. blocco con N variabili di ingresso e M variabili di uscita LOGICA SEQUENZIALE Logica combinatoria Un blocco di logica puramente combinatoria è un blocco con N variabili di ingresso e M variabili di uscita che sono funzione (booleana) degli ingressi in un certo

Dettagli

Reti Logiche T. Esercizi reti sequenziali sincrone

Reti Logiche T. Esercizi reti sequenziali sincrone Reti Logiche T Esercizi reti sequenziali sincrone ESERCIZIO N. Si esegua la sintesi di una rete sequenziale sincrona caratterizzata da un unico segnale di ingresso (X) e da un unico segnale di uscita (Z),

Dettagli

Prova d esame di Reti Logiche T 13 Luglio 2016

Prova d esame di Reti Logiche T 13 Luglio 2016 Prova d esame di Reti Logiche T 13 Luglio 2016 COGNOME:.. NOME:.. MATRICOLA: Si ricorda il divieto di utilizzare qualsiasi dispositivo elettronico (computer, tablet, smartphone,..) eccetto la calcolatrice,

Dettagli

Esercizio sugli automi di Moore

Esercizio sugli automi di Moore Esercizio sugli automi di Moore 1. Sintesi di un automa di Moore: Gestione di un sistema di inscatolamento. Si vuole costruire una rete sequenziale che controlli un sistema di inscatolamento. Braccio1

Dettagli

Reti logiche (2) Circuiti sequenziali

Reti logiche (2) Circuiti sequenziali Reti logiche (2) Circuiti sequenziali 1 Un ripasso Algebra booleana: operatori, postulati, identità, operatori funzionalmente completi Circuiti combinatori: tabelle di verità, porte logiche Decodificatore

Dettagli

Circuiti sequenziali e latch

Circuiti sequenziali e latch Circuiti sequenziali e latch Prof. Alberto Borghese ipartimento di Scienze dell Informazione borghese@di.unimi.it Università degli Studi di Milano Riferimento Patterson: sezioni C.7 & C.8. 1/32 Sommario

Dettagli

Reti logiche (2) Circuiti sequenziali

Reti logiche (2) Circuiti sequenziali Reti logiche (2) Circuiti sequenziali 1 Un ripasso Algebra booleana: operatori, postulati, identità, operatori funzionalmente completi Circuiti combinatori: tabelle di verità, porte logiche Decodificatore

Dettagli

x y z F x y z F

x y z F x y z F Esercitazione di Calcolatori Elettronici Prof. Fabio Roli Corso di Laurea in Ingegneria Elettronica Sommario Mappe di Karnaugh Analisi e sintesi di reti combinatorie Analisi e sintesi di reti sequenziali

Dettagli

Esercizio 1. semaforo verde semaforo rosso T V1 VG 1. semaforo verde-giallo semaforo rosso T G V 2. semaforo rosso semaforo verde T V2 VG 2

Esercizio 1. semaforo verde semaforo rosso T V1 VG 1. semaforo verde-giallo semaforo rosso T G V 2. semaforo rosso semaforo verde T V2 VG 2 Esercizio 1 Il sistema di controllo di un impianto semaforico posto all incrocio di due strade deve operare secondo due distinte modalità di funzionamento, selezionate rispettivamente dal valore logico

Dettagli

CPU a ciclo multiplo

CPU a ciclo multiplo Architettura degli Elaboratori e delle Reti Lezione CPU a ciclo multiplo Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli Studi di Milano L /9 Sommario! I problemi

Dettagli

Macchine sequenziali. Automa a Stati Finiti (ASF)

Macchine sequenziali. Automa a Stati Finiti (ASF) Corso di Calcolatori Elettronici I Macchine sequenziali Prof. Roberto Canonico Università degli Studi di Napoli Federico II Dipartimento di Ingegneria Elettrica e delle Tecnologie dell Informazione Corso

Dettagli

CPU a ciclo multiplo

CPU a ciclo multiplo Architettura degli Elaboratori e delle Reti Lezione CPU a ciclo multiplo Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli Studi di Milano L 1/8 Sommario! I problemi

Dettagli

Unità di controllo della pipeline

Unità di controllo della pipeline Unità di controllo della pipeline Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano Riferimento al Patterson: 6.3 /5 Sommario La CPU

Dettagli

Calcolatori Elettronici Lezione 4 Reti Sequenziali Asincrone

Calcolatori Elettronici Lezione 4 Reti Sequenziali Asincrone Calcolatori Elettronici Lezione 4 Reti Sequenziali Asincrone Ing. Gestionale e delle Telecomunicazioni A.A. 2007/08 Gabriele Cecchetti Reti Sequenziali Asincrone Sommario: Definizione Condizioni di pilotaggio

Dettagli

Fondamenti di informatica II 1. Sintesi di reti logiche sequenziali

Fondamenti di informatica II 1. Sintesi di reti logiche sequenziali Titolo lezione Fondamenti di informatica II 1 Sintesi di reti logiche sequenziali Reti combinatorie e sequenziali Fondamenti di informatica II 2 Due sono le tipologie di reti logiche che studiamo Reti

Dettagli

Circuiti Sequenziali & Somma FP

Circuiti Sequenziali & Somma FP Circuiti Sequenziali & Somma FP Circuiti Sequenziali : Esercizio 1 Esercizio 1: progettare una rete sequenziale per il controllo di un motore elettrico. La rete riceve in input i segnali relativi a due

Dettagli

Le reti sequenziali sincrone memorizzano il proprio stato in dei FF-D

Le reti sequenziali sincrone memorizzano il proprio stato in dei FF-D Reti Sincrone Le reti sequenziali sincrone memorizzano il proprio stato in dei FF-D Le variabili di stato future sono quelle all ingresso dei FF-D mentre le variabili di stato presente sono le uscite dei

Dettagli

Prova d esame di Reti Logiche T 10 Giugno 2016

Prova d esame di Reti Logiche T 10 Giugno 2016 Prova d esame di Reti Logiche T 10 Giugno 2016 COGNOME:.. NOME:.. MATRICOLA: Si ricorda il divieto di utilizzare qualsiasi dispositivo elettronico (computer, tablet, smartphone,..) eccetto la calcolatrice,

Dettagli

Esercizi sulle Reti Sequenziali Sincronizzate

Esercizi sulle Reti Sequenziali Sincronizzate Esercizi sulle Reti Sequenziali Sincronizzate Corso di Laurea di Ing. Gestionale e di Ing. delle Telecomunicazioni A.A. 27-28 1. Disegnare il grafo di stato di una RSS di Moore avente tre ingressi A, B,

Dettagli

Elementi di memoria Ciascuno di questi circuiti è caratterizzato dalle seguenti proprietà:

Elementi di memoria Ciascuno di questi circuiti è caratterizzato dalle seguenti proprietà: I circuiti elettronici capaci di memorizzare un singolo bit sono essenzialmente di due tipi: LATCH FLIP-FLOP. Elementi di memoria Ciascuno di questi circuiti è caratterizzato dalle seguenti proprietà:

Dettagli

I Indice. Prefazione. Capitolo 1 Introduzione 1

I Indice. Prefazione. Capitolo 1 Introduzione 1 I Indice Prefazione xi Capitolo 1 Introduzione 1 Capitolo 2 Algebra di Boole e di commutazione 7 2.1 Algebra di Boole.......................... 7 2.1.1 Proprietà dell algebra.................... 9 2.2

Dettagli

Reti Logiche Sequenziali

Reti Logiche Sequenziali Reti Logiche Sequenziali 00.e Cenni sugli Automi a stati finiti Automa a stati finiti: definizione Un automa a stati finiti deterministico (DFA Deterministic Finite Automaton) è una quintupla (Q, Σ, δ,

Dettagli

Reti Logiche A Appello del 9 luglio 2009

Reti Logiche A Appello del 9 luglio 2009 Politecnico di Milano Dipartimento di Elettronica e Informazione prof.ssa Anna Antola prof. Fabrizio Ferrandi prof.ssa Cristiana Bolchini Reti Logiche A Appello del 9 luglio 2009 Matricola Cognome Nome

Dettagli

Una CPU multi-ciclo. Sommario

Una CPU multi-ciclo. Sommario Una CPU multi-ciclo Prof. lberto orghese Dipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano iferimento sul Patterson: Sezioni 5.5 e 5.6 1/30 http:\\homes.dsi.unimi.it\

Dettagli

Somma 3-bit. somma 3-bit con I/O sequenziale. somma 3-bit con I/O sequenziale. Osservazione

Somma 3-bit. somma 3-bit con I/O sequenziale. somma 3-bit con I/O sequenziale. Osservazione RETI COMBINATORIE In una rete combinatoria l uscita è funzione dei soli ingressi u = f () ADDIZIONATORE PARALLELO Addizionatore parallelo (a propagazione di riporto - ripple carry) per numeri binari di

Dettagli

Compito A (Per il canale Velardi P-Z) Orale: 26 febbraio aula alfa ore 10, portare la prova Circuimaker

Compito A (Per il canale Velardi P-Z) Orale: 26 febbraio aula alfa ore 10, portare la prova Circuimaker Compito A (Per il canale Velardi P-Z) Orale: 26 febbraio aula alfa ore 10, portare la prova Circuimaker Esercizio 1 Il pendolino Roma/Milano compie il seguente percorso: parte da Roma, arriva a Firenze

Dettagli

Sintesi Sequenziale Sincrona. Mariagiovanna Sami Corso di reti Logiche 8 Anno

Sintesi Sequenziale Sincrona. Mariagiovanna Sami Corso di reti Logiche 8 Anno Sintesi Sequenziale Sincrona Mariagiovanna Sami Corso di reti Logiche 8 Anno 2007-2007- Introduzione Le uscite di un circuito sequenziale in un dato istante di tempo t dipendono: Dalla condizione iniziale

Dettagli

Firmware Division, UC & Floating gpointer adder

Firmware Division, UC & Floating gpointer adder Firmware Division, UC & Floating gpointer adder Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@di.unimi.it it Università degli Studi di Milano Riferimenti sul Patterson, 5a Ed.:

Dettagli

UNIVERSITÀ DEGLI STUDI DI FIRENZE CORSO DI LAUREA IN INFORMATICA Corso di Architettura degli Elaboratori Esercitazione del 19/01/2018

UNIVERSITÀ DEGLI STUDI DI FIRENZE CORSO DI LAUREA IN INFORMATICA Corso di Architettura degli Elaboratori Esercitazione del 19/01/2018 UNIVERSITÀ DEGLI STUDI DI FIRENZE CORSO DI LAUREA IN INFORMATICA Corso di Architettura degli Elaboratori Esercitazione del 19/01/2018 Esercizio 1 La porta di ingresso di un istituto bancario è controllata

Dettagli

COMPITO A. Esercizio 1 (17 punti)

COMPITO A. Esercizio 1 (17 punti) Esercizio (7 punti) COMPITO A Si hanno a disposizione due registri sorgente S e S da 6 bit che contengono reali memorizzati in rappresentazione a virgola mobile normalizzata : il primo bit (b ) rappresenta

Dettagli

AB=AB. Porte logiche elementari. Livello fisico. Universalità delle porte NAND. Elementi di memoria: flip-flop e registri AA= A. Porta NAND.

AB=AB. Porte logiche elementari. Livello fisico. Universalità delle porte NAND. Elementi di memoria: flip-flop e registri AA= A. Porta NAND. 1 Elementi di memoria: flip-flop e registri Porte logiche elementari CORSO DI CALCOLATORI ELETTRONICI I CdL Ingegneria Biomedica (A-I) DIS - Università degli Studi di Napoli Federico II Livello fisico

Dettagli

Livello logico digitale

Livello logico digitale Livello logico digitale circuiti combinatori di base e circuiti sequenziali Half Adder - Semisommatore Ingresso 2 bit, uscita 2 bit A+ B= ------ C S C=AB S=AB + AB=A B A B In Out HA A B C S S HA A C S

Dettagli

Una CPU multi-ciclo. Sommario

Una CPU multi-ciclo. Sommario Una CPU multi-ciclo Prof. lberto orghese Dipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano iferimento sul Patterson: Sezione D3 1/30 http:\\borghese.di.unimi.it\

Dettagli

Capitolo 3. Modelli. 3.1 La macchina a stati finiti 3.2 La macchina combinatoria 3.3 La macchina asincrona 3.4 La macchina sincrona

Capitolo 3. Modelli. 3.1 La macchina a stati finiti 3.2 La macchina combinatoria 3.3 La macchina asincrona 3.4 La macchina sincrona Capitolo 3 Modelli 3.1 La macchina a stati finiti 3.2 La macchina combinatoria 3.3 La macchina asincrona 3.4 La macchina sincrona Il modello del blocco o scatola nera Alfabeto d ingresso Alfabeto d uscita

Dettagli

Contatore avanti-indietro Modulo 4

Contatore avanti-indietro Modulo 4 Contatore avanti-indietro Modulo 4 Un contatore avanti-indietro modulo 4 è un dispositivo a due uscite, che genera su queste la sequenza dei numeri binari da 0 a 4 cioè: 00->01->10->11 Il sistema dispone

Dettagli

ANALISI E PROGETTO DI CIRCUITI SEQUENZIALI

ANALISI E PROGETTO DI CIRCUITI SEQUENZIALI ANALISI E PROGETTO DI CIRCUITI SEQUENZIALI 1 Classificazione dei circuiti logici Un circuito è detto combinatorio se le sue uscite (O i ) sono determinate univocamente dagli ingressi (I i ) In pratica

Dettagli

Calcolatori Elettronici B a.a. 2004/2005

Calcolatori Elettronici B a.a. 2004/2005 Calcolatori Elettronici B a.a. 2004/2005 RETI LOGICHE: RICHIAMI Massimiliano Giacomin 1 Unità funzionali Unità funzionali: Elementi di tipo combinatorio: - valori di uscita dipendono solo da valori in

Dettagli

Circuiti sincroni Circuiti sequenziali: i bistabili

Circuiti sincroni Circuiti sequenziali: i bistabili Architettura degli Elaboratori e delle Reti Lezione 8 Circuiti sincroni Circuiti sequenziali: i bistabili Proff. A. Borghese, F. Pedersini ipartimento di Scienze dell Informazione Università degli Studi

Dettagli

La pipeline. Sommario

La pipeline. Sommario La pipeline Prof. Alberto Borghese Dipartimento di Scienze dell Informazione alberto.borghese@unimi.it Università degli Studi di Milano Riferimento al Patterson edizione 5: 4.5 e 4.6 1/28 http:\\borghese.di.unimi.it\

Dettagli

Firmware Division, UC & Floating pointer adder

Firmware Division, UC & Floating pointer adder Firmware Division, UC & Floating pointer adder Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@di.unimi.it Università degli Studi di Milano Riferimenti sul Patterson, 5a Ed.:

Dettagli

Reti Logiche 1. Prof. B. Buttarazzi A.A. 2009/2010. Elementi di memoria

Reti Logiche 1. Prof. B. Buttarazzi A.A. 2009/2010. Elementi di memoria Reti Logiche 1 Prof. B. Buttarazzi A.A. 2009/2010 Elementi di memoria Sommario Elementi di memoria LATCH FLIP-FLOP 25/06/2010 Corso di Reti Logiche 2009/10 2 Elementi di memoria I circuiti elettronici

Dettagli