Reti Logiche 1. Prof. B. Buttarazzi A.A. 2009/2010 MUX-DEMUX-ROM-PLA
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- Andrea Petrucci
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1 Reti Logiche Prof. B. Buttarazzi A.A. 29/2 MUX-DEMUX-ROM-PLA
2 Sommario Sintesi di Reti Combinatorie mediante Multiplexer Demultiplexer ROM PLA 2/6/2 Corso di Reti Logiche 29/ 2
3 Metodo generale di sintesi di reti combinatorie. Capire il problema definire cosa deve fare il circuito individuare gli ingressi e le uscite disegnare uno schema a blocchi 2. Formulare il problema con una tabella di verità. 3. Scegliere il metodo opportuno di semplificazione (mappe di Karnaugh, QMC) 2/6/2 Corso di Reti Logiche 29/ 3
4 I metodi di sintesi fin qui esposti, basati sugli algoritmi di Karnaugh, Quine Mc Cluskey normalmente sono chiamati metodi di sintesi a 2 livelli ( in quanto si perviene ad una rete costituita da 2 soli livelli di porte), permettono di progettare qualsiasi funzione booleana usando porte elementari (componenti SSI - (Small Scale Integration)) Solitamente questo approccio si segue per la progettazione di circuiti semplici (numero di porte limitato < ) 2/6/2 Corso di Reti Logiche 29/ 4
5 Per la progettazione di circuiti più complessi si utilizzano circuiti programmabili MSI e LSI (Medium, Large Scale Integration). Tali circuiti, come apparirà chiaro in seguito, consentono di realizzare funzioni logiche combinatorie senza effettuare operazioni di minimizzazione sulle funzioni. 2/6/2 Corso di Reti Logiche 29/ 5
6 Multiplexer Il Multiplexer è un circuito combinatorio costituito da 2 n linee di ingresso (I, I, I 2,I 3, ) + n linee di selezione (ingressi di indirizzo) (S, S, Si 2,.., S n- ) e una singola uscita U. Questo circuito ha la funzione, mediante le linee di selezione, di selezionare una delle 2 n linee di ingresso, e di fornire, sulla uscita, il segnale corrispondente alla linea selezionata. 2/6/2 Corso di Reti Logiche 29/ 6
7 Tabella di verità del multiplexer a 4 ingressi (I, I, I2,I3) 2 segnali di controllo (s, s) Segnali di selezione uscita S S U I I I2 I3 2/6/2 Corso di Reti Logiche 29/ 7
8 Tabella di verità del multiplexer a 4 ingressi (I, I, I2,I3) 2 segnali di controllo (s, s) Segnali di selezione uscita S S U I I I2 I3 Se è stata selezionata la linea avremo in uscita I. Se è stata selezionata la linea avremo in uscita I. 2/6/2 Corso di Reti Logiche 29/ 8
9 Tabella di verità del multiplexer a 4 ingressi (I, I, I2,I3) 2 segnali di controllo (s, s) Segnali di selezione uscita S S U I I I2 I3 Se è stata selezionata la linea avremo in uscita I. Se è stata selezionata la linea avremo in uscita I. E facile realizzare un circuito logico che implementi questa funzione infatti (vedi prossime slides), basta mettere in AND con ciascuna linea di ingresso (i, i, i2,..in) il segnale di controllo corrispondente e collegare le uscite delle porte AND agli ingressi di una porta OR. 2/6/2 Corso di Reti Logiche 29/ 9
10 MUX I3 3 Dati in input I2 2 U I Output selezionato I S S Segnali di selezione uscita S S U I Segnali di selezione I I2 I3 2/6/2 Corso di Reti Logiche 29/
11 I3 MUX 4-3 L uscita della porta OR porta solo il segnale della linea di ingresso selezionata. Dati in input I2 2 U I multiplexer 2 2 * ovvero I 4 linee in ingresso 2 variabili di controllo uscita S S Segnali di selezione Output selezionato Segnali di selezione uscita S S U I I I2 I3 2/6/2 Corso di Reti Logiche 29/
12 In base allo schema disegnato si può ricavare l espressione della funzione realizzata che risulta: u = s s i + s s i + s s i2 + s s i3. Questa espressione scritta più sinteticamente risulta: u 2 n = k= m k I k 2/6/2 Corso di Reti Logiche 29/ 2
13 Un multiplexer dovendo realizzare la funzione: u = n 2 k = m k i Può essere implementato con: tanti AND quanti sono i mintermini del segnale di controllo (in realtàdevono anche essere presenti anche le porte NOT per generare tutti i termini negati delle variabili) Ogni AND ha n+ ingressi: - n variabili di controllo ( che formano il mintermine) - uno dei 2 n segnali di ingresso. 2/6/2 Corso di Reti Logiche 29/ 3 k una sola porta OR che ha in ingresso i segnali di uscita delle 2 n porte AND L uscita sulla porta OR è ad ogni istante solo quella relativa alla porta AND abilitata.
14 Multiplexer 4- Ad esempio, con il codice di selezione si abilita la porta di ingresso numero quindi il segnale disponibile all'uscita sarà i I3 I2 I I 3 2 U S S Multiplexer a 4 ingressi 2/6/2 Corso di Reti Logiche 29/ 4
15 Multiplexer 4- invece con il codice di selezione si abilita la porta di ingresso numero 3, e quindi all'uscita sarà disponibile il segnale i 3. I3 I2 I I 3 2 U S S Multiplexer a 4 ingressi 2/6/2 Corso di Reti Logiche 29/ 5
16 Multiplexer 2- In figura è mostrata una possibile implementazione di un multiplexer 2 * ovvero 2 segnali in ingresso, variabile di controllo e uscita I I U S 2/6/2 Corso di Reti Logiche 29/ 6
17 Una rappresentazione semplificata del Multiplexer put I3 I2 I I I S S 3 2 2/6/2 Corso di Reti Logiche 29/ 7 U A B C D I 3 I 2 I I S S S S U U
18 Multiplexer Nella rappresentazione semplificata il Multiplexer è assimilabile ad commutatore a posizioni multiple (selettore - la cui posizione dipende dai bit di controllo). Questa rappresentazione evidenzia la funzione del multiplexer come convertitore parallelo-seriale. A B C D S S U 2/6/2 Corso di Reti Logiche 29/ 8
19 MULTIPLEXER come generatore di funzioni Il multiplexer, può essere utilizzato per la sintesi di funzioni booleane generiche. 2/6/2 Corso di Reti Logiche 29/ 9
20 x x 2 x 3 f I I I 2 I 3 I 4 I 5 I 6 I 7 f = Σm(,,3,5,6,7) x x 2 x3 Basta forzare sugli ingressi del multiplexer i valori, che corrispondono alla tabella di verità della funzione che si vuole implementare in uscita e utilizzare le variabili di controllo 2/6/2 come variabili Corso di Reti ingresso. Logiche 29/ 2
21 Sintesi con Multiplexer Il procedimento di sintesi mediante multiplexer si articola nei seguenti passi: ) Si sceglie un MUX con un numero di vie pari alle righe della tabella della verità da realizzare. 2) Si impone su ciascuna via o il valore o il valore seguendo le indicazioni fornite dalla tabella di verità. 3) Si collegano gli ingressi di selezione ai segnali che corrispondono alle variabili della funzione. 2/6/2 Corso di Reti Logiche 29/ 2
22 ESEMPIO: Funzione majority f ( x,..., x ) = x > n n i x x 2 x 3 f f = Σm(3,5,6,7) n i= 2/6/2 Corso di Reti Logiche 29/ 22 / 2
23 Sintesi della Funzione Majority con Multiplexer +Vcc GND F = Σ 3 m (3,5,6,7) I I I 2 I 3 I 4 I 5 I 6 I 7 x x 2 x3 Gli n segnali di ingresso della funzione booleana sono stati collegati agli ingressi di controllo del MUX, mentre gli N ingressi principali sono stati individualmente cablati al valore "" o "" (corrispondenti ad esempio ai valori della massa e dell'alimentazione), secondo quanto specificato dalla tabella di verità. 2/6/2 Corso di Reti Logiche 29/ 23
24 Osservazione Con un multiplexer 2 n * possiamo implementare una qualsiasi Funzione di n variabili In realtà con un mltiplexer 2 n * (aggiungendo altre porte) si possono realizzare anche funzioni booleane di n+ variabili 2/6/2 Corso di Reti Logiche 29/ 24
25 Ad esempio osservando la funzione rappresentata si può osservare che le prime 4 righe della funzione hanno x = e le rimanenti x =, quindi anziché realizzare la funzione con un MUX 2 3 * x x 2 x 3 f I I I 2 I 3 I 4 I 5 I 6 I 7 U x x 2 x3 2/6/2 Corso di Reti Logiche 29/ 25
26 potremmo utilizzare 2 MUX 2 2 * ciascuno che realizza metà funzione (M e M2) e prevedere in uscita M se x = e M2 se x =. A tal fine basta mettere, in AND M con x e M2 con x e fare l OR dei due valori ottenuti. x x 2 x 3 f X X2 X * 2 2 * 2/6/2 Corso di Reti Logiche 29/ 26 M M2 f x f M M2
27 Demultiplexer Il Demultiplexer è un circuito combinatorio costituito da n+ linee di ingresso, una (y) che porta il segnale e n (s,s.. s n- ) che fungono da linee di controllo per selezionare una delle 2 n linee di uscita (O,O,O2,.) La sua funzione è inversa a quella del multiplexer pertanto riceve in ingresso un segnale y e seleziona tramite i segnali di controllo la linea di uscita su cui distribuire il segnale. Il demultiplexer a fronte di ciascuna delle 2 n diverse configurazioni di controllo attiva una sola delle 2 n linee di uscita - quella relativa al corrispondente valore decimale - compreso fra e 2 n -). (O,O,O2,.) (che rappresentano la traduzione decimale della combinazione binaria che il circuito riceve in ingresso nelle linee di controllo) 2/6/2 Corso di Reti Logiche 29/ 27
28 2/6/2 Corso di Reti Logiche 29/ 28
29 Ad esempio nel caso n=3 lo schema è il seguente. y x x2 x3 I I I 2 I 3 I 4 I 5 I 6 I 7 2/6/2 Corso di Reti Logiche 29/ 29
30 Quindi se ad esempio in ingresso abbiamo viene attivata l uscita I come indicato in figura y x x2 x3 I I I 2 I 3 I 4 I 5 I 6 I 7 y 2/6/2 Corso di Reti Logiche 29/ 3
31 Se invece in ingresso abbiamo verrà attivata l uscita I 3 come indicato in figura. In definitiva, qualunque sia la configurazione di ingresso viene attivata una sola linea di uscita. y x x2 x3 I I I 2 I 3 I 4 I 5 I 6 I 7 y 2/6/2 Corso di Reti Logiche 29/ 3
32 Tabella di verità di un demultiplexer a 3 ingressi ( 8 funzioni di uscita) X X2 X y y y y y y y y Nel Demultiplexer è verificata la relazione n=log 2 N n ingressi di controllo=3 e N uscite =8 2/6/2 Corso di Reti Logiche 29/ 32
33 Tabella di verità di un demultiplexer a 3 ingressi con Y= ( 8 funzioni di uscita) X X2 X Nel Demultiplexer è verificata la relazione n=log 2 N n ingressi di controllo=3 e N uscite =8 2/6/2 Corso di Reti Logiche 29/ 33
34 Demultiplexer Dalla tabella risulta ovvio che per fare in modo che dalla porta logica la cui uscita corrisponde alla linea deve venir fuori solo se tutti e 3 gli ingressi sono nulli è necessario usare il seguente circuito (una porta AND dove arrivano gli ingressi negati). X X2 X3 Linea 2/6/2 Corso di Reti Logiche 29/ 34
35 Demultiplexer In modo del tutto analogo si usa il circuito seguente per collegare agli ingressi la logica corrisponde alla linea. X X2 X3 Linea 2/6/2 Corso di Reti Logiche 29/ 35
36 Demultiplexer Demultiplexer a 4 uscite 3 O3 2 O2 O O Riutilizzando le stesse porte Not per tutte le linee, nel caso n=2 otteniamo lo schema. S S 2/6/2 Corso di Reti Logiche 29/ 36
37 DEMULTIPLEXER Il Demultiplexer viene tipicamente usato come decodificatore. E noto che con n bit è possibile rappresentare 2 n diverse informazioni. Quindi con un Demultiplexer a n ingressi posso realizzare un decoder di 2 n informazioni 2/6/2 Corso di Reti Logiche 29/ 37
38 2/6/2 Corso di Reti Logiche 29/ 38
39 DEMULTIPLEXER come generatore di mintermini Un demultiplexer (n, 2 n ) con n ingressi di controllo e 2 n uscite è di fatto un generatore di mintermini in quanto realizza i 2 n distinti prodotti di n variabili. x x 2 x3 I I I 2 I 3 I 4 I 5 I 6 I 7 x x2 x3 x x2 x3 x x2x3 x x2x3 xx2 x3 xx2 x3 xx2x3 xx2x3 2/6/2 Corso di Reti Logiche 29/ 39
40 DEMULTIPLEXER come generatore di mintermini Un demultiplexer (n, 2 n ) con n ingressi di controllo e 2 n uscite è di fatto un generatore di mintermini in quanto realizza i 2 n distinti prodotti di n variabili. x x 2 x3 I I I 2 I 3 I 4 I 5 I 6 I 7 x x2 x3 x x2 x3 x x2x3 x x2x3 xx2 x3 xx2 x3 xx2x3 xx2x3 X X2 X /6/2 Corso di Reti Logiche 29/ 4
41 ESEMPIO: Funzione majority n f ( x,..., x ) = x > n n i x x 2 x 3 f i= / 2 f = Σm(3,5,6,7) 2/6/2 Corso di Reti Logiche 29/ 4
42 Sintesi della funzione majority con Demultiplexer e Or x x 2 x 3 f x x2 x3 f = Σ 3 m (3,5,6,7) U U U 2 U 3 U 4 A U 5 B U 6 C U 7 Per fare la sintesi della funzione basta posizionare esternamente al demultiplexer una porta OR che raccoglie in una finestra temporale adeguata tutti i mintermini necessari ad implementare effettivamente la funzione. 2/6/2 Corso di Reti Logiche 29/ 42 f
43 Osservando il demultiplexer (n, 2 n ) si osserva che le 2 n uscite rappresentano i valori dei possibili mintermini di una generica funzione booleana di n variabili. Ad esempio per n=3 la linea corrisponde a x x2 x3 proprio perché vale quando i 3 ingressi sono tutti nulli e così via. Questo risultato è importante in quanto, permette di implementare una funzione qualsiasi, dopo aver determinato la prima forma canonica (per individuare i mintermini presenti). Infatti basta sommare le uscite del demultiplexer corrispondenti ai mintermini della funzione con una porta OR senza bisogno di minimizzare la funzione. 2/6/2 Corso di Reti Logiche 29/ 43
44 ROM Una ROM é un dispositivo con n ingressi (dette linee di indirizzamento) ed m uscite (dette linee dati). n ingressi m uscite 2/6/2 Corso di Reti Logiche 29/ 44
45 La ROM conserva le informazioni stabilite all'atto della sua fabbricazione. 2/6/2 Corso di Reti Logiche 29/ 45
46 ROM senza informazioni registrate 3 ingressi a b c uscite 2/6/2 Corso di Reti Logiche 29/ 46
47 ROM con informazioni registrate a b c 3 ingressi uscite 2/6/2 Corso di Reti Logiche 29/ 47
48 Dal punto di vista logico possiamo immaginare che le informazioni risiedono sugli incroci tra le n righe e le m colonne. ROM senza informazioni registrate ingressi uscite 2/6/2 Corso di Reti Logiche 29/ 48
49 Esistono diverse tecnologie per realizzare memorie ROM (matrici di diodi). ROM senza informazioni registrate ingressi uscite 2/6/2 Corso di Reti Logiche 29/ 49
50 Esistono diverse tecnologie per realizzare memorie ROM (matrici di diodi). Come si vede dall ingrandimento negli incroci ci sono dei diodi posti fra le linee di indirizzo decodificate e l'uscita. ingressi uscite 2/6/2 Corso di Reti Logiche 29/ 5
51 Esistono diverse tecnologie per realizzare memorie ROM (matrici di diodi). Come si vede dall ingrandimento negli incroci ci sono dei diodi posti fra le linee di indirizzo decodificate e l'uscita. ingressi uscite 2/6/2 Corso di Reti Logiche 29/ 5
52 Come si vede dall ingrandimento negli incroci ci sono dei diodi posti fra le linee di indirizzo decodificate e l'uscita. In serie ai diodi ci sono dei fusibili (le linee ondulate) che rappresentano le connessioni che possono essere eliminate singolarmente (per vaporizzazione tramite un passaggio eccessivo di corrente). Il fusibile e' costituito da una breve connessione (3-5 micron) larga circa micron di una lega a base di titanio e tungsteno che può essere distrutta da una corrente circa 6 volte maggiore di quella normale di funzionamento. Il circuito viene fornito con tutte le connessioni e prima di essere utilizzato deve essere programmato. La programmazione consiste nell applicare ai terminali dell'integrato gli impulsi di tensione adeguati alla distruzione dei fusibili desiderati. 2/6/2 Corso di Reti Logiche 29/ 52
53 Esistono diverse tecnologie per realizzare memorie ROM (matrici di diodi). Inizialmente sono presenti tutte le connessioni. I diodi servono semplicemente a garantire il flusso unidirezionale della corrente per evitare interferenze che si verificherebbero se i diodi fossero sostituiti da semplici conduttori ingressi uscite 2/6/2 Corso di Reti Logiche 29/ 53
54 ROM con informazioni registrate Si tratta di una ROM con 8 indirizzi (righe della matrice) di locazioni di 8 bit (colonne della matrice) le informazioni sono: ingressi uscite 2/6/2 Corso di Reti Logiche 29/ 54
55 ROM Una ROM (Read Only Memory) può essere utilizzata, selezionando una linea di indirizzo, per leggere le informazioni scritte al momento della sua fabbricazione ingressi uscite 2/6/2 Corso di Reti Logiche 29/ 55
56 ROM Le (n) 3 linee di ingresso a,b,c selezionano, tramite un decodificatore, una fra le (2 n =) 8 righe della matrice 2 3 x 9 (2 n x m). La selezione della riga i-esima della matrice consente di leggere, in uscita il valore precedentemente memorizzato su ciascuna colonna. a b c 3 ingressi Esempio input= 2/6/2 Corso di Reti Logiche 29/ 56 output = 9 uscite
57 ROM Una ROM (Read Only Memory) può essere utilizzata per realizzare un insieme di funzioni booleane le cui specifiche siano fornite in termini di tabelle di verità. ingressi uscite 2/6/2 Corso di Reti Logiche 29/ 57
58 ROM La realizzazione é molto semplice: basta "copiare" la parte destra della tabella di verità (che é una matrice 2 n xm, dove 2 n sono le possibili combinazioni delle n variabili di ingresso, ed m sono le funzioni booleane di uscita) nella matrice della ROM. ingressi 2/6/2 Corso di Reti Logiche 29/ 58 uscite
59 Esercizio Realizzare una ROM che soddisfi le seguenti specifiche: f =ab+bc f 2 =ab+abc f 3 =abc 2/6/2 Corso di Reti Logiche 29/ 59
60 Soluzione f =ab+bc f 2 =ab+abc f 3 =abc a b c f f 2 f 3 2/6/2 Corso di Reti Logiche 29/ 6
61 a b c f f 2 f 3 a b c f f 2 f 3 2/6/2 Corso di Reti Logiche 29/ 6
62 Esercizio Realizzare una ROM che soddisfi le seguenti specifiche: a b c x y 2/6/2 Corso di Reti Logiche 29/ 62
63 Soluzione a b c x y a b c x y 2/6/2 Corso di Reti Logiche 29/ 63
64 a b c x y a b c x y 2/6/2 Corso di Reti Logiche 29/ 64
65 Si può constatare che la ROM è un modulo combinatorio universale, che può essere utilizzato per realizzare un insieme di m funzioni dello stesso insieme di n variabili. L unica osservazione che possiamo fare è che la ROM consente di realizzare solo funzioni in forma canonica SOP, in quanto utilizza un decodificatore. 2/6/2 Corso di Reti Logiche 29/ 65
66 Paragone fra le soluzioni considerate MUX ROM il componente può essere riutilizzato ogni componente realizza una sola funzione booleana il componente non può essere riutilizzato, in quanto la realizzazione delle specifiche é a cura del fabbricante del circuito integrato. Esistono particolari tipi di ROM (EPROM) che consentono la riscrittura della matrice. ogni componente realizza più funzioni booleane 2/6/2 Corso di Reti Logiche 29/ 66
67 PLA Un PLA (Programmabile Logic Array) è un circuito a k ingressi e m uscite che contiene n porte AND ed m porte OR programmabili. I PLA (Programmable Logic Array) detti anche MATRICI LOGICHE programmabili, sono dispositivi (LSI - Large Scale Integration) molto utilizzati per la SINTESI di reti combinatorie. 2/6/2 Corso di Reti Logiche 29/ 67
68 PLA con 3 ingressi e 4 uscite, 5 AND, 4 OR, ingressi ESEMPIO Prima della programmazione sono disponibili tutte le possibili connessioni 2/6/2 Corso di Reti Logiche 29/ uscite68
69 ingressi Schema semplificato di PLA A B C D E F PLA con 6 ingressi A B C D E F 4 uscite Z Z2 Z3 Z4 4 porte AND 4 porte OR 2/6/2 Corso di Reti Logiche 29/ 69 Z z2 z3 z4 uscite
70 Come si vede osservando lo schema semplificato del PLA: ciascuna porta AND può realizzare il prodotto delle variabili di ingresso ciascuna porta OR può ricevere in ingresso le uscite delle porte AND e rappresenta la funzione che si desidera ottenere. 2/6/2 Corso di Reti Logiche 29/ 7
71 Programmazione di PLA La programmazione consiste nel costruire su ogni riga della matrice, nella sezione di AND, un implicante della funzione e nel combinare poi tali implicanti nella sezione OR. 2/6/2 Corso di Reti Logiche 29/ 7
72 Esempio Ad esempio se dobbiamo realizzare la funzione z z =ABC + AB abbiamo bisogno di 2 termini prodotto ABC e AB che potremo generare attraverso 2 porte AND mentre per generare la funzione z basterà utilizzare una uscita del PLA mettendo in ingresso sulla corrispondente porta OR i termini prodotto generati. 2/6/2 Corso di Reti Logiche 29/ 72
73 PLA con 5 AND, 4 OR, 3 ingressi e 4 uscite A B C Prima della programmazione sono disponibili tutte le possibili connessioni 2/6/2 Corso di Reti Logiche 29/ 73
74 Schema semplificato di PLA A B C D E F PLA con 4 porte AND 4 porte OR 6 ingressi A B C D E F 4 uscite Z Z2 Z3 Z4 Z z2 z3 z4 z =ABC + AB 2/6/2 Corso di Reti Logiche 29/ 74
75 Esempio Se invece dobbiamo realizzare la funzione z 2 z 2 =ABC + BD abbiamo bisogno di 2 termini prodotto ABC e BD (di cui uno già creato) che potremo generare attraverso 2 porte AND mentre per generare la funzione z 2 basterà utilizzare una uscita del PLA mettendo in ingresso sulla corrispondente porta OR i termini prodotto 2/6/2generati. Corso di Reti Logiche 29/ 75
76 e complessivamente: A B C D E F PLA con 4 porte AND 4 porte OR 6 ingressi A B C D E F 4 uscite Z Z2 Z3 Z4 2/6/2 Corso di Reti Logiche 29/ 76 Z z2 z3 z4 z 2 =ABC + BD
77 I PLA sono i dispositivi programmabili più flessibili, sia dal punto di vista della RETE AND, sia dal punto di vista della RETE OR. Infatti con i PLA è possibile sintetizzare qualsiasi espressione di tipo SP (e non necessariamente mintermini) senza vincoli di alcun tipo, senza limitazioni sul numero dei fattori per termine o sul numero di termini per espressione. 2/6/2 Corso di Reti Logiche 29/ 77
78 Con tali dispositivi (a differenza delle ROM) si possono rappresentare anche forme SP non canoniche. Infatti alle porte AND è possibile associare qualsiasi variabile presente in ingresso. 2/6/2 Corso di Reti Logiche 29/ 78
79 In un PLA, fissato il numero di ingressi n e di uscite m, in corrispondenza degli n ingressi ci sono p porte AND che ci permettono di creare i termini prodotto che desideriamo e non necessariamente tutti i mintermini ( come nelle ROM - dove c è il decoder) ciascuna delle quali può alimentare m porte OR. Facendo opportune connessioni sulle porte AND è possibile creare i termini prodotto desiderati. Facendo opportune connessioni sulle porte OR è possibile ottenere in uscita le funzioni con i termini prodotto desiderati. 2/6/2 Corso di Reti Logiche 29/ 79
80 Esercizio Implementare la funzione Majority con un PLA con le seguenti caratteristiche: 3 ingressi 2 uscite 8 porte AND 2/6/2 Corso di Reti Logiche 29/ 8
81 Dati: Funzione Majority PLA f = Σ 3 m (3,5,6,7) x x 2 x 3 f f 2/6/2 Corso di Reti Logiche 29/ 8
82 Dati: Funzione Majority PLA f = Σ 3 m (3,5,6,7) x x 2 x 3 o o o o o o o o o o o o o o o o f f 2/6/2 Corso di Reti Logiche 29/ 82
83 Paragone fra le soluzioni considerate MUX ROM PLA il componente può essere riutilizzato ogni componente realizza una sola funzione booleana il componente non può essere riutilizzato ogni componente realizza più funzioni booleane in forma SOP il componente non può essere riutilizzato ogni componente realizza più funzioni booleane in forma SP (non canoniche) 2/6/2 Corso di Reti Logiche 29/ 83
84 Supponendo di avere a disposizione un dispositivo PLA con le seguenti caratteristiche: 6 ingressi 4 uscite 4 porte AND Esercizio n. Implementare una funzione le cui uscite sono date dalle seguenti espressioni: Z= abc + bd + bcdef + ef Z2= abcf + bd + bef Z3= cbe + abcdef + bcf Z4= acf + bd + bef + acf 2/6/2 Corso di Reti Logiche 29/ 84
85 Esercizio n.2 Supponendo di avere a disposizione un dispositivo PLA con le seguenti caratteristiche: 3 ingressi 3 uscite 8 porte AND Implementare un Incrementatore a 3 bit. Un incrementatore é un dispositivo che riceve in ingresso n bit A..A n che rappresentano il numero K, e produce in uscita n bit che rappresentano il numero K+. Quando K=2 n - il risultato è una stringa di zero. Ingresso Uscita 2/6/2 Corso di Reti Logiche 29/ 85
86 Esercizio n.3 Si progetti una rete combinatoria per il di controllo di una centrale termica. La rete deve controllare i seguenti eventi pericolosi: innalzamento della Temperatura oltre una soglia di sicurezza, Velocità dei motori troppo elevata livello del liquido di raffreddamento troppo basso. In particolare: se la temperatura è troppo elevata ma il liquido di raffreddamento è sufficiente, si deve azionare il freno per ridurre la velocità; se la temperatura è troppo elevata e il liquido di raffreddamento è insufficiente, è necessario aumentare il liquido; se la velocità è troppo alta, si deve azionare il freno se il liquido è scarso, è necessario aumentare il liquido; Inoltre ogni volta che si verificano due eventi pericolosi simultaneamente è necessario inviare un segnale di warning ai tecnici di controllo. 2/6/2 Corso di Reti Logiche 29/ 86
87 Realizzare il circuito usando tutte le possibili tecnologie studiate (MUX, PLA, porte e ROM). Supponendo che tutte le porte hanno lo stesso tempo di risposta e considerando che il circuito deve essere il più veloce possibile, individuare qual è la realizzazione migliore. 2/6/2 Corso di Reti Logiche 29/ 87
88 Soluzione - Esercizio n.3 Si progetti una rete combinatoria per il di controllo di una centrale termica. La rete deve controllare i seguenti eventi pericolosi: innalzamento della Temperatura oltre una soglia di sicurezza, Velocità dei motori troppo elevata Livello del liquido di raffreddamento troppo basso. In particolare: se la temperatura è troppo elevata ma il liquido di raffreddamento è sufficiente, si deve azionare il Freno per ridurre la velocità; se la temperatura è troppo elevata e il liquido di raffreddamento è insufficiente, è necessario aumentare il Liquido (M); se la velocità è troppo alta, si deve azionare il freno se il liquido è scarso, è necessario aumentare il liquido; Inoltre ogni volta che si verificano due eventi pericolosi simultaneamente è necessario inviare un segnale di Warning ai tecnici di controllo. 2/6/2 Corso di Reti Logiche 29/ 88
89 Soluzione - Esercizio n.3 La funzione che volgiamo realizzare è la seguente: T V L F M W 2/6/2 Corso di Reti Logiche 29/ 89
90 Soluzione - Esercizio n.3 Realizzazione mediante MUX_8- : M F M M M W 2/6/2 Corso di Reti Logiche 29/ 9 U X U X U X T V L
91 Soluzione - Esercizio n.3 Realizzazione mediante MUX_8- : M F M M M W 2/6/2 Corso di Reti Logiche 29/ 9 U X U X U X T V L
92 Soluzione - Esercizio n.3 Realizzazione mediante ROM : T V L D E C * * C * * * * * * * * * * * F M W 2/6/2 Corso di Reti Logiche 29/ 92
93 Soluzione - Esercizio n.3 Mappe di Karnaugh : V L T V L T V L T _ da cui F min = V + T L, M min = L, W min = V L + T L + T V 2/6/2 Corso di Reti Logiche 29/ 93
94 Soluzione - Esercizio n.3 Mappe di Karnaugh : V L T V L T V L T _ da cui B min = V + T L, A min = L, W min = V L + T L + T V 2/6/2 Corso di Reti Logiche 29/ 94
95 Soluzione - Esercizio n.3 Realizzazione con PLA : V L T F M W 2/6/2 Corso di Reti Logiche 29/ 95
96 Soluzione - Esercizio n.3 Realizzazione con porte logiche : V F T W L M 2/6/2 Corso di Reti Logiche 29/ 96
97 Soluzione - Esercizio n.3 Confronto per massimo numero di porte attraversate: MUX = not + 3 and + 7 or = porte PLA = not + and + or opp. and + 2 or = 3 porte ROM = not + 2 and + diodo = 3 porte e diodo PORTE = not + and + or opp. and + 2 or = 3 porte La soluzione migliore è pertanto quella costituita da porte logiche e PLA. 2/6/2 Corso di Reti Logiche 29/ 97
98 Riepilogo MUX: è un circuito combinatorio costituito da 2 n linee di ingresso, n linee di controllo e una sola uscita u.questo circuito ha la funzione di individuare una delle 2 n linee di ingresso,può essere implementato con tanti AND quanti sono i mintermini del segnale di controllo, porta OR e n porte NOT per generare tutti i termini negati nei mintermini.il componente può essere riutilizzato e ogni componente realizza una sola funzione booleana 2/6/2 Corso di Reti Logiche 29/ 98
99 Riepilogo 2 DEMUX: è un circuito combinatorio costituito da n linee di ingresso e 2 n linee di uscita,a fronte di ciascuna delle 2 n diverse configurazioni di ingresso attiva una sola delle 2 n linee di uscita.può essere usato come decodificatore o generatore di mintermini.per fare la sintesi della funzione si posiziona esternamente al demultiplexer una porta OR che raccoglie tutti i mintermini necessari ad implementare effettivamente la funzione. 2/6/2 Corso di Reti Logiche 29/ 99
100 Riepilogo 3 ROM: é un dispositivo con n ingressi ed m uscite.dal punto di vista logico possiamo immaginare che le informazioni risiedono sugli incroci tra le n righe e le m colonne.può essere utilizzato per realizzare un insieme di m funzioni dello stesso insieme di n variabili.il componente non può essere riutilizzato e ogni componente realizza più funzioni booleane in forma SOP 2/6/2 Corso di Reti Logiche 29/
101 PLA: Riepilogo 4 è un circuito a k ingressi e m uscite che contiene n porte AND ed m porte OR programmabili.la programmazione consiste nel costruire su ogni riga della matrice, nella sezione di AND, un implicante della funzione e nel combinare poi tali implicanti nella sezione OR.Il componente non può essere riutilizzato e ogni componente realizza più funzioni booleane in forma SP non canoniche. 2/6/2 Corso di Reti Logiche 29/
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