Elettronica delle TLC II Esercitazione I

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1 Elettronica delle TLC II Esercitazione I 1. Obbiettivo esercitazione: L esercitazione si pone l obbiettivo di realizzare un voltmetro a due cifre decimali utilizzando la FPGA messa a disposizione dalla scheda Altera UP1 interfacciata con un ADC seriale Texas Instruments modello TLC 549. I segnali analogici da convertire devono avere dinamica da 0V a 5V. 2. Descrizione ADC: Il TLC 549 è un ADC che permette di convertire un segnale analogico in uno digitale a 8 bit inviati serialmente a partire dal bit più significativo (MSB). Questo componente richiede un clock esterno con frequenza massima di 1,1 MHz. Inoltre bisogna fornire il segnale che attiva la conversione e che deve rimanere attivo per tutta la durata della stessa. PIN INPUT/OUTPUT DESCRIZIONE V CC I Alimentazione a 5V. GND I Massa. REF+ I Massima tensione segnale d ingresso. REF- I Minima tensione segnale d ingresso. ANALOG IN I Segnale analogico da convertire. I/O CLOCK I Segnale di clock. CS# I Segnale attivazione codifica negato. DATA OUT O Linea seriale di uscita del dato convertito. Tabella 1: Pin out TLC 549. Una volta che il pin CS# è stato forzato allo zero logico (essendo attivo basso), il TLC 549 emette gli 8 bit che compongono il valore della conversione. Il convertitore satura ai limiti della dinamica per segnali oltre il fondo scala; nel caso il segnale analogico d ingresso sia minore o uguale del valore imposto su REF-, gli 8 bit di uscita assumeranno tutti il valore di zero logico, contrariamente se la tensione in ingresso ha valore maggiore uguale a REF+ allora gli 8 bit seriali in uscita avranno valore uno logico. Visto che il range dei valori da convertire deve essere da 0V a 5V, i piedini REF- e REF+ possono essere collegati rispettivamente alla massa e alla tensione di alimentazione (5V). Dal data sheet del componente (disponibile sul sito del corso) si evince l esistenza di due fasi distinte che compongono la sequenza di conversione, sample and hold e generazione del valore in uscita: Nella prima fase l ADC campiona il segnale in ingresso e lo tiene stabile per la successiva conversione in digitale tramite un sample and hold interno: questa fase richiede 8 colpi di clock del segnale I/O CLOCK. 1/6-09/05/2005 ETLC2 E1 - PF

2 Una volta campionato il dato, il piedino CS# deve essere necessariamente forzato allo stato inattivo (uno logico) per permettere la conversione, la quale richiede nel caso peggiore 17µs (parametro t wh(cs) nelle tabella a pag. 4 del data sheet). Quando il piedino CS# ritorna allo zero logico il TLC 549 emette il dato seriale in uscita che si riferisce al campione catturato quando il segnale CS# era a livello alto; il valore di CS# viene campionato dopo un tempo pari a 1,4 µs (parametro t SU(CS) a pagina 4 del data sheet), questo per evitare possibili fraintendimenti di valore dovuti a spike. Trascorso questo tempo, il TLC 549 emette un bit in corrispondenza di ogni fronte del clock in ingresso al piedino I/O CLOCK partendo dal bit più significativo. Nel caso CS# rimanga attivo per più di 8 colpi di clock sull uscita DATA OUT verranno ripetuti i bit che si riferiscono al campione appena trasmesso. Una volta che CS# è ritornato all uno logico, l uscita DATA OUT viene forzata in uno stato di alta impedenza e all interno dell ADC viene convertito il campione acquisito quando si stava trasmettendo quello precedente. Dopo il tempo di conversione di 17µs il piedino CS# può ritornare allo zero logico in modo da trasmettere serialmente il nuovo campione e nel frattempo campionarne un altro. Nel caso si voglia utilizzare l ADC al massimo clock di I/O consentito (ossia 1,1 MHz) bisogna tenere conto dei tempi di setup e di conversione sopra elencati: ad esempio si deve potere ritardare il campionamento della linea seriale di un tempo pari a t SU(CS) (1,4µs). Analogamente si deve tenere inattivo CS# per almeno 17µs (ossia il tempo t wh(cs) ) per dare modo all ADC di convertire il dato appena campionato. Essendo lo scopo dell esercitazione quella di realizzare un voltmetro, ossia uno strumento che non richiede frequenze di campionamento elevate, possiamo generare da FPGA un segnale di clock per l ADC con periodo sicuramente superiore a tutti i tempi di setup e di conversione che si devono rispettare; così facendo non ci si deve più preoccupare di ritardare l acquisizione di DATA OUT all interno della FPGA oppure di contare esattamente 17µs tra un fronte di discesa ed il successivo del segnale CS#. Il piedino I/O CLOCK del TLC 549 è il clock sincrono solo con l invio dei dati su DATA OUT; dal data sheet si evince che durante la fase di conversione (quando CS# è all uno logico) viene utlizzato un clock generato internamente nel dispositivo e quindi non è necessario forzare quello di I/O, m per semplificare le cose nulla vieta che in I/O CLOCK ci sia un onda quadra sempre attiva. Dato che si vuole realizzare un voltmetro che continuamente riporta sui display il valore della tensione d ingresso all ADC, si può fare in modo che anche nel piedino CS# entri un onda quadra di frequenza sottomultipla rispetto a quella inviata su I/O CLOCK, dato che l invio dei bit che compongono la conversione del campione richiede almeno 8 colpi di clock I/O. 3. Progetto della logica di controllo all interno della FPGA: Ricapitolando quanto detto precedentemente, la FPGA da utilizzarsi (la Max montata sulla UP1) deve: Generare i segnali I/O CLOCK e CS# per l ADC; memorizzare il dato seriale emesso da DATA OUT con un parallelismo a 8 bit; decodificare il dato campionato in modo da pilotare correttamente i led delle due cifre del display sulla scheda. Per quanto riguarda la generazione del segnale di clock per il TLC 549 si può utilizzare un divisore di frequenza che operi sul clock in entrata alla FPGA da utilizzarsi (ossia la MAX). Questo segnale 2/6-09/05/2005 ETLC2 E1 - PF

3 sulla scheda UP1 è fornito da un oscillatore che opera alla frequenza di 25 MHz, collegato direttamente al piedino 83 della MAX (come riportato sul data sheet). Il modo più semplice per realizzare un divisore di frequenza all interno della FPGA è quello di utilizzare un contatore modulo N: ad ogni colpo di clock dell oscillatore il contatore incrementa di un unità il valore che aveva precedentemente e quando arriva a N riparte da zero. Nel caso si aggiunga un uscita ad un bit che cambia di stato (nel caso sia all uno viene forzato allo zero e viceversa), questa genera un onda quadra di frequenza f OSC /N. Una possibile implementazione di tale contatore con uscita del divisore di frequenza può essere: PROCESS(Clk_osc) CONSTANT N : INTEGER := VARIABLE cnt : INTEGER RANGE 0 TO DIV; VARIABLE status: BIT :='0'; BEGIN Clkout <= status; IF (Clk_osc'EVENT AND Clk_osc = '1') THEN cnt:=cnt+1; IF (cnt=n) THEN cnt:=0; IF (status='0') THEN status:='1'; ELSE status:='0'; END IF; END IF; END IF; END PROCESS; Dove Clk_osc è il clock in entrata alla FPGA (ossia quello dell oscillatore a 25 MHz), mentre Clkout è quello di uscita utilizzato per il pin CLOCK I/O dell ADC. Il numero intero N è definito come costante in quanto rappresenta il modulo del contatore (ossia il rapporto di divisione tra frequenza dell oscillatore e quella dell onda quadra generata in uscita). Ovviamente, essendo una costante, deve essere reimpostato nel codice VHDL. Si scelga questo valore in modo che la frequenza risultante in uscita sia di 10KHz circa. Per quanto riguarda il segnale da impartire al piedino CS# dell ADC, è possibile generare un onda quadra (dato che si vuole che il voltmetro sia sempre attivo) con una frequenza 8 volte inferiore rispetto a quella del pin I/O CLOCK, questo perché si sa essere richiesti dal TLC colpi di clock per emettere il valore della conversione sul pin DATA OUT. Per realizzare tale forma d onda è sufficiente utilizzare sempre la struttura del process mostrato precedentemente ma con un modulo 8 e come segnale di clock d ingresso quello destinato a I/O CLOCK invece di quello emesso dall oscillatore. Un altro blocco che deve essere implementato all interno della FPGA è quello preposto a rendere parallelo a 8 bit il campione inviato dall ADC sulla linea seriale DATA OUT. Questa funzine può essere svolta da uno shiftregister, il quale può essere decritto utilizzando il linguaggio VHDL oppure utilizzando uno schematico composto dalla catena di 8 flip flop di tipo D (componente presente in libreria). Il clock che deve avere in ingresso questo componente deve avere ovviamente la stessa frequenza di quello impartito all ADC (essendo i dati inviati sincroni con questo segnale) ma per evitare possibili errori dovuti ai tempi di setup e hold, si può fare in modo che lo shift register operi sul fronte negativo del clock. Una possibile implementazione in VHDL di uno shiftregister sensibile al fronte negativo può essere: 3/6-09/05/2005 ETLC2 E1 - PF

4 signal temp : std_logic_vector (7 downto 0); begin q <= temp; process(clock_adc,reset) begin if reset = '1' then temp <= (others => '0'); elsif clock_adc = '0' and clock_adc'event then temp(0) <= shift_in; for i in 1 to 7 loop temp(i) <= temp(i-1); end loop; end if; end process; Nel caso lo si voglia descrivere utilizzando la modalità grafica, allora: q(0) q(7) data_in D Q D Q D Q clock_ad Figura 1: schematico shift register. Come si può notare lo shift register realizzato è sempre attivo: questo non permette di visualizzare correttamente il valore sui display: a tal proposito è obbligatorio aggiungere un registro nell FPGA che mantenga il valore campionato sull uscita parallela dello shift register fino a che non si riceve un nuovo valore dall ADC, ossia per il tempo in cui il pin CS# è inattivo, ossia all uno logico. Questa funzione può essere svolta da un registro ad 8 bit con ingresso di enable che viene a coincidere con il segnale CS#, oppure sempre con un registro che riceve come clock il segnale CS# stesso: questo infatti campionerà il dato contenuto nello shift register solo in corrispondenza del fronte positivo, ossia quando CS# si disattiva. L ultimo blocco necessario è quello di decodifica, le cui uscite si interfacciano direttamente ai sette segmenti che compongono i due display presenti sulla scheda UP1. Per conoscere la corrispondenza tra pin della MAX e segmento del display è sufficiente visionare la tabella a pagina 9 del data sheet della UP1. In teoria ad ogni 2 8-1= 255 possibile valore contenuto nel registro di sample and hold bisogna far corrispondere una sequenza di accensione dei segmenti, ricordando che per accenderlo bisogna forzarlo allo zero logico. Il display di sinistra deve visualizzare il valore unitario della tensione, quindi assumerà valori da 0 a 5, mentre in quello di destra comparirà il valore decimale (da 0 a 9 dunque). 4/6-09/05/2005 ETLC2 E1 - PF

5 Visto che si approssima tutto solo alla prima cifra decimale, si possono considerare solo i 6 bit più significativi di quelli inviati dall ADC riconducendosi quindi a = 63 possibili valori. In questo caso la variazione minima di tensione misurabile sarà di 5V/63 = 0,08V, ma visto che sui display possiamo visualizzare solo variazioni di 0,1V (visto che si ferma alla prima cifra decimale) si intuisce che i certi casi a più di un valore memorizzato all interno del sample and hold corrisponderà la medesima uscita verso i segmenti dei display. Il blocco decodificatore può essere realizzato in VHDL utilizzando il costrutto WITH MYREGISTER_OUT SELECT DISPLAY1 <= WHEN WITH MYREGISTER_OUT SELECT DISPLAY2 <= WHEN Analogamente è equivalente usare il process: process(myregister_out) begin case (MYREGISTER_OUT) is when => DISPLAY1 <= DISPLAY2 <= end case; end process; Dove MYREGISTER_OUT è l uscita a 6 bit del sample and hold (tralasciando gli ultimi 2), mentre DISPLAY1 e DISPLAY2 sono rispettivamente le uscite a 7 bit collegate rispettivamente al primo ed al secondo display. 5/6-09/05/2005 ETLC2 E1 - PF

6 Lo schema finale di principio del voltmetro diventa: clock IO clock OSC DIV. FREQ. GEN.CS# CS# data ADC SHIFT REG. 8 MYREG. 8 DEC. 7 7 DISPLAY1 DISPLAY2 \ Figura 2: schema a blocchi voltmetro. I piedini CLOCK_IO, CS# e DATA_ADC richiedono una connessione con il TLC 549 (che verrà montato su una bread-board); a tal proposito è opportuno sapere a quale numero dei piedini della MAX corrispondono: si ricorda che è possibile assegnarli manualmente, oppure si può lasciare a Max+Plus II il compito di assegnarli secondo i criteri migliori, in questo caso per conoscere la piedinatura da utilizzarsi si ricorda che è sufficiente visionare il file di report del fitter. Visto che l uscita DATA OUT del TLC 549 viene forzata in uno stato di alta impedenza quando CS# non è attivo, si consiglia di aggiungere una resistenza di pull down da 3,3 kω tra piedino e massa. La tensione di ingresso del voltmetro (pin Analog IN) si può ricavare con un potenziometro dalla tensione di alimentazione (5V). 6/6-09/05/2005 ETLC2 E1 - PF