ESERCITAZIONE n.4. Contatore BCD

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1 ESERCITAZIONE n.4 Obiettivi: - Realizzazione di una rete sequenziale: Contatore BCD. - Uso dei LogiBLOX. - Visualizzazione su un display a 7 segmenti. - L esercitazione n.4 consta di quattro fasi: Funzionamento e struttura di un contatore BCD Realizzazione dello schematico del contatore Realizzazione dello schematico complessivo da implementare Implementazione e Programmazione 4.1 Funzionamento e struttura di un contatore BCD In questa esercitazione viene realizzato un contatore BCD (Binary Coded Decimal) a 4 bit, il quale presenta come uscite la sequenza di numeri da 0 a 9, in rappresentazione binaria a 4 bit, che si ripete in modo ciclico. Il contatore BCD (Figura 1), inoltre, possiede un IN di controllo per l UP/DOWN (UD, per selezionare la modalità di contaggio), l Enable (CE) ed il Reset (RES). Il diagramma degli stati del contatore è riportato in APPENDICE 4a. UD CE RES Contatore BCD Figura 1 Contatore BCD. Q0 Q1 Q2 Q3 DIEI, Università degli Studi di Perugia 4-1

2 Il contatore BCD (Figura 2, in cui non viene riportata la logica che regola gli IN di controllo) consiste di 4 Flip Flop T in cascata ed una rete combinatoria che consente di rendere ciclico e bidirezionale il conteggio e di inserire gli IN di controllo. Gli IN dei Flip Flop sono T0, T1, T2, T3 mentre le uscite Q0, Q1, Q2, Q3; l ingresso T0 è sempre ad 1 cosicché Q0 possa commutare ad ogni passo del conteggio (infatti l LSB è 0 per i numeri pari ed 1 per quelli dispari). 1 T0 Q0 T1 Q1 T2 Q2 T3 Q3 Q3 CK Figura 2 Circuito del contatore BCD per la modalità di conteggio UP. Modalità di funzionamento: nella modalità di funzionamento UP un bit commuta quando quelli precedenti (meno significativi) sono tutti ad 1, inoltre avvengono altre commutazioni dovute alla ciclicità del conteggio. Le funzioni che descrivono il modo UP sono le seguenti: - (T0) n+1 = 1 - (T1) n+1 = Q3 Q0 - (T2) n+1 = Q1Q0 - (T3) n+1 = (Q3Q0 + Q2Q1Q0) I termini in grigio sono quelli che gestiscono le commutazioni dovute alla ciclicità. invece nella modalità DOWN un bit commuta quando tutti i precedenti sono a 0, anche in questo caso ci saranno termini aggiuntivi dovuti alla ciclicità del conteggio. Le funzioni che descrivono il modo DOWN sono le seguenti: - (T0) n+1 = 1 - (T1) n+1 = Q0 (Q3+Q2+Q1+Q0) - (T2) n+1 = Q1 Q0 (Q3+Q2+Q1+Q0) - (T3) n+1 = Q2 Q1 Q0 DIEI, Università degli Studi di Perugia 4-2

3 4.2 Realizzazione dello schematico del contatore Creare un nuovo progetto col nome ContatoreBCD, usando le stesse specifiche usate nelle esercitazioni precedenti (famiglia Spartan3, modello XC3S1000, package FT256 e speed grade -4). Per la realizzazione dello schematico indicato in Figura 3, utilizzare le porte logiche appartenenti alla libreria associata al dispositivo XC3S100. In essa sono presenti porte logiche con uno o più ingressi negati (ad esempio ANDxBy indica un AND con x ingressi, di cui y sono negati). Implementare separatamente, per ciascuno dei 4 bit, le reti combinatorie per le modalità di funzionamento UP e DOWN (come indicato per le funzioni T1 in Figura 3); vengono selezionate l una o l altra attraverso l ingresso di controllo UD (up/down). Gli ingressi di enable dei Flip Flop (CE) vengono collegati insieme ad uno I/O Marker (a cui viene dato lo stesso nome, CE). Collegare insieme in modo analogo i segnali di clock CK e quelle di reset CLR dei Flip Flop assegnando rispettivamente agli I/O Marker i nomi CK e RES. Terminata la realizzazione dello schematico generare la Macro. DIEI, Università degli Studi di Perugia 4-3

4 UD Q0 Q1 Q2 Q3 RES CE CK Figura 3 Schematico del contatore BCD (BCDC). 4.3 Realizzazione dello schematico del divisore di clock La scheda Spartan-3 Starter Kit ha un display sette segmenti a LED a quattro cifre controllati dai pin di I/O dell FPGA. Ogni cifra condivide otto segnali di controllo per accendere individualmente ogni segmento e ha un proprio ingresso di controllo per l anodo comune dei segmenti. I segnali di controllo dei LED sono multiplexati nel tempo per visualizzare i dati in tutte le quattro cifre, come riportato in Figura 4. Viene presentato il valore da visualizzare sugli ingressi di controllo dei segmenti e viene selezionata la cifra specificata portanto basso il relativo segnale di controllo all anodo. Attraverso la persistenza della visione, il cervello umano percepisce che tutte e quattro le cifre appaiono contemporaneamente, nello stesso modo in cui il cervello percepisce un immagine in uno schermo della TV. Al fine di distinguere le cifre del conteggio, si deve usare una frequenza di clock inferiore a quella minima fornita dall oscillatore (50 MHz) presente sulla Demonstration Board (Figura 5). Pertanto occorre generare un segnale di clock in ingresso al contatore mediante un blocco funzionale che funge da divisore di frequenza. Tale blocco riceve in ingresso il segnale prodotto dall oscillatore (50 MHz) e fornisce in uscita un segnale di clock alla DIEI, Università degli Studi di Perugia 4-4

5 frequenza di circa 3 Hz. Tale circuito, riportato in Figura 6, è stato realizzato mediante un Digital Clock Manager (DCM) e un divisore. (a) Figura 4 Display a sette segmenti (a) e segnali di controllo (b). (b) Il DCM in questa esercitazione viene utilizzato come semplice divisore di frequenza. La presenza del divisore in aggiunta al DCM nasce dal fatto che è necessario utilizzare una frequenza di clock inferiore a quella minima fornita dal DCM stesso, il cui valore è 50 MHz/16. Poiché il DCM fornisce un segnale di clock alla frequenza di MHz, occorre realizzare un circuito che riceve in ingresso tale segnale (DIV_IN) ed è in grado di fornire in uscita un clock ad una frequenza ridotta di 2 20 (DIV_OUT), in modo da ottenere un segnale a circa 3 Hz. Questo può essere implementato utilizzando 20 flip-flop come riportato in Figura 7. Terminata la realizzazione dello schematico generare la Macro. CLK_IN Figura 5 Xilinx Spartan-3 Starter Kit Board (Bottom Side), 14= oscillatore DIEI, Università degli Studi di Perugia 4-5

6 Figura 6 Schematico del circuito per la gestione del clock DIV_IN DIV_OUT Figura 7 Schematico del circuito divisore di frequenza (Divisore) Occorre ora realizzare lo schematico del circuito riportato in Figura 6 (ClockManager). Per fare questo è necessario inserire il blocco DCM presente tra i Symbols. Il DCM è un componente presente nell FPGA e costituisce una soluzione completa per progettare schemi DIEI, Università degli Studi di Perugia 4-6

7 di clock. Ha 3 unità funzionali: 1) Delay-LockedLoop (DLL) che serve per compensare il ritardo (skew) tra il segnale di clock in ingresso e i circuiti che lo utilizzano, 2) Sintetizzatore Digitale di Frequenza (DFS) che serve per generare segnali di clock con una frequenza M/D volte la frequenza del clock di ingresso, con M e D interi (ristretti a certi intervalli), 3) Unità di sfasamento (PS) che permette di sfasare di una frazione fissata del periodo i clock di uscita del DCM rispetto al clock di ingresso; consente anche una variazione dinamica del valore fissato dello sfasamento. Una volta introdotto il componente, cliccando con il tasto destro è possibile accedere alla finestra contenente le Object Properties (Figura 8) in cui è possibile modificare le impostazioni del circuito. In questo caso utilizziamo la modalità DLL e occorre inserire il valore 16 in CLKDV_DIVDE, poiché abbiamo bisogno di un clock (CLKDV) avente un valore di frequenza diviso per 16. Il clock di ingresso (CLKIN) viene confrontato con una sua versione ritardata. La differenza di fase tra i due controlla una linea di ritardo, che compensa lo skew ritardando i clock in uscita dal DCM finché la differenza di fase non viene annullata, la configurazione utilizzata è riportata in Figura 9. Da notare che è necessario gestire i segnali di clock mediante i buffer IBUFG e BUFG. Figura 8 Finestra per l impostazione del DCM Figura 9 Configurazione del DCM DIEI, Università degli Studi di Perugia 4-7

8 4.4 Realizzazione dello schematico complessivo da implementare Realizzare ora un circuito che consente di visualizzare sul display a sette segmenti, presente nella Demo Board (utilizzata nell ESERCITAZIONE n.3), le uscite del contatore BCD. A tal fine viene generato un nuovo schematico (Figura 10, TopModule). AN0 AN1 AN2 AN3 DP CLK ResClk UD CE RES A1D B1D C1D D1D E1D F1D G1D Figura 10 Schematico complessivo del TopModule. Per pilotare con le uscite del contatore un display a sette segmenti, occorre un decoder (blocco DecDis1). Tale decoder si trova seguendo il percorso Risorse di rete Tutta la rete Rete di Microsoft Windows Aulaing Labdom SEE Eercitazione3 Librerie indicato con il nome DecDis1 (schematico in APPENDICE 4b). Bisogna quindi copiare lo schematico che implementa il Display. A tal scopo utilizzando il tasto destro sopra il nome del progetto in Hierarchy selezionare Add Copy of Source. Poiché in questo caso si hanno 4 bit per pilotare il display (ovvero si desiderano solo numeri da 0 a 9), l ingresso SS(4) del blocco DecDis1 (che corrisponde al bit più significativo) deve essere sempre uguale a 0 e pertanto viene connesso a massa (blocco GND). Completare la realizzazione dello schematico aggiungendo i buffer di ingresso e uscita. Dopo aver verificato l assenza di errori tramite il Check Design Rules occorre individuare la corrispondenza tra I/O Marker e pin del FPGA. Per quanto concerne il diplay a 7 segmenti, occorre osservare che la board ne mette a disposizione 4 mentre per lo svolgimento di questa esercitazione ne occorre uno soltanto. Pertanto occorre anche disabilitare i display inutilizzati e il punto decimale (dp) che non viene utilizzato in questa esercitazione (i relativi segnali sono infatti collegati tutti a Vcc). DIEI, Università degli Studi di Perugia 4-8

9 Figura 11 Controllo digitale dei display a 7 segmenti A tal scopo è necessario generare il file UCF che riporta gli User Constraints come descritto nella Esercitazione n.3. Pertanto: NET "AN0" LOC = D14; # AN0 NET "AN1" LOC = G14; # AN1 NET "AN2" LOC = F14; # AN2 NET "AN3" LOC = E13; # AN3 NET "DP" LOC = P16; # LD4 NET "UD" LOC = F12; # SW0 NET "CE" LOC = G12; # SW1 NET "RES" LOC = H14; # SW2 NET "Clk" LOC = T9; # PIN QUARZO NET "ResClk" LOC = M13; #push button BTN0 NET "A1D" LOC = E14; # A1 NET "B1D" LOC = G13; # B1 NET "C1D" LOC = N15; # C1 NET "D1D" LOC = P15; # D1 NET "E1D" LOC = R16; # E1 NET "F1D" LOC = F13; # F1 NET "G1D" LOC = N16; # G1 Dal menu Design nella finestra Processes è possibile accedere a User Constraints e utilizzare il pacchetto software PlanAhead. Effettuando un doppio click su I/O Planning Pre/Post Synthesis è possibile gestire tramite finestre grafiche l I/O del progetto. DIEI, Università degli Studi di Perugia 4-9

10 Figura 12 Dettaglio del menù Design In particolare è anche possibile verificare oppure cambiare la posizione dei pin del FPGA individuati tramite il file UCF. È possibile inoltre scegliere le caratteristiche elettriche della logica coinvolta (ad es lo standard elettrico dell I/O). Figura 13 Dettaglio del PlanAhead Tale pacchetto software consente di gestire anche i vincoli di progettazione relativi alle temporizzazoni. Osservazione: Vengono segnalati warning, dovuti al fatto che alcuni pin del DCM non sono connessi ma questo crea problemi in quanto è possibile utilizzare anche una sola uscita di tale blocco. È possibile eseguire una simulazione funzionale per verificare il corretto funzionamento logico del circuito pilota del display a 7 segmenti, assegnando agli IN di controllo (UD, RES, CE e ResClk) segnali costanti mediante Force Constant. Per il segnale di clock (CK) nel menù selezionare Force Clock e impostare come Period 20ns. DIEI, Università degli Studi di Perugia 4-10

11 4.5 Implementazione Bisogna ora eseguire l Implementazione dello schematico (seguendo i passi già illustrati nell ESERCITAZIONE n.3), per creare il Bitstream necessario alla programmazione dell FPGA. Nella precedente Esercitazione, l implementazione è stata eseguita come una sola operazione. È possibile invece eseguire anche singolarmente i singoli passi. Infatti espandendo il menù Implement Design si possono evidenziare i sottomenù Translate, Map, Place&Route. Ciascuno di questi può essere attivato manualmente e soltanto se il precedente passo è stato concluso con successo (è presente un check verde accanto al nome del passo). In particolare in seguito al termine di Translate è possibile generare mediante un doppio click un Post Translate Simulation Model. Nel corso del Map si può: generare un Post Map Static Timing, realizzare un Manually Place & Route, generare un Post Map Simulation Model. Si osservi che l operazione di Manually Place & Route attiva un altro pacchetto Software che si chiama FPGA Editor. Tale pacchetto consente al progettista di compiere operazioni manuali sia di place che di routing dei segnali. Figura 14 Finestra Xilinx FPGA editor Infine l ultimo passo è rappresentato dal Place & Route. Anche esso può essere attivato manualmente con un doppio click, consta di diversi passi distinti che possono essere eseguiti singolarmente (quelli evidenziati con le frecce blu) e mette a disposizione alcuni pacchetti software utili (PlanAhead, FPGA Editor, XPowerAnalizer) per capire/correggere le prestazioni del circuito implementato. DIEI, Università degli Studi di Perugia 4-11

12 Pacchetti Software Figura 15 Menù Place & Route L ultimo operazione da compiere consiste nella creazione della bitstream con un doppio click su Generate Programmin File. 4.6 Programmazione Per effettuare la programmazione seguire i passi riportati nella precedente esercitazione. Eseguire delle prove commutando gli switch SW e il pulsante BTN0, presenti nella Demoboard e indicati dalla in Figura 16: SW0 (UD, up/down, up = ON, down = OFF); SW1 (RES, reset); SW2 (EN, enable); BTN0 (ResClk). I valori del conteggio vengono visualizzati mediante la prima cifra del display a 7 segmenti. BTN0 (ResClk) SW2 SW1 SW0 (RES) (CE) (UD) Figura 16 Xilinx FPGA Demonstration Board. DIEI, Università degli Studi di Perugia 4-12

13 APPENDICE 4a DIEI, Università degli Studi di Perugia 4-13

14 Diagramma degli stati del contatore BCD Ingressi : UD, CE, RES Uscite/Stati: Q3, Q2, Q1, Q DIEI, Università degli Studi di Perugia 4-14

15 APPENDICE 4b DIEI, Università degli Studi di Perugia 4-15

16 Schematici delle Macro Figura 4b.1 Macro DecDis1 DIEI, Università degli Studi di Perugia 4-16