Architetture sincrone e asincrone Sintesi di circuiti sequenziali
|
|
- Emanuele Pellegrini
- 5 anni fa
- Visualizzazioni
Transcript
1 Architettura degli Elaboratori e delle Reti Architetture sincrone e asincrone Sintesi di circuiti sequenziali Federico Pedersini ipartimento di Informatica Uniersità degli Studi di Milano L 8 1 Circuiti combinatori Circuiti combinatori = circuiti senza memoria: Le uscite al tempo t dipendono unicamente dagli ingressi al tempo t out i = f i ( in 1, in 2,!, in M ), i =1!N Ogni uscita out i è una funzione logica degli ingressi in i... in M Indipendenza dal tempo È impossibile modificare la storia del circuito è non c è memoria in 1 in 2 out 1 out 2 in M out N Circuito combinatorio L 8 2
2 Circuiti sequenziali Circuiti combinatori = circuiti senza memoria Gli output al tempo t dipendono unicamente dagli input al tempo t Out = f ( In ) Per consentire ad un dispositio di mantenere le informazioni, sono necessari circuiti con memoria Circuiti sequenziali = circuiti con memoria (stato) La memoria contiene lo stato (X) del sistema: Out = f ( In, X ) In Out In Out X combinatorio sequenziale L 8 3 Circuiti sequenziali Circuiti sequenziali, o con memoria Sono essenziali perché... In un sistema di elaborazione di informazioni è necessario poter conserare per un certo tempo le informazioni C = A + B;... C = C + 1; conserare per un certo tempo è MEMORIZZARE + A ALU C B L 8 4
3 ata races Sono essenziali perché... al crescere della complessità dei circuiti combinatori, si erificano fenomeni critici: ata races : transizioni spurie (glitch) su un segnale che dee rimanere costante è C è un limite alla complessità dei circuiti combinatori! Soluzione: data race spezzo il circuito in SEZIONI inserisco tra le sezioni delle BARRIERE al segnale, che APRO solo quando i segnali sono STABILI. L 8 5 Struttura di architetture sincrone In in out circuito combinatorio in out circuito combinatorio in out Out sync sync sync Clock Cancello Circuito combinatorio Cancello Sincronizzazione: la logica combinatoria dee terminare la propria commutazione in tempo utile imensionamento del periodo di clock T: La commutazione del clock dee aenire dopo che la logica combinatoria abbia terminato tutte le commutazioni Il tempo necessario alla logica combinatoria per commutare dipende dal cammino critico L 8 6
4 Perchè esiste il clock? oe il cancello iene inserito, si sincronizza l attiità di elaborazione Altrimenti i cammini critici renderebbero il funzionamento del circuito sempre più casuale. Cancelli = Barriere di sincronizzazione tra circuiti Memorizzano l ingresso ad un certo istante à dispositii di memorizzazione: registri Lo mantengono stabile in uscita, per un certo periodo à orologio in comune: segnale di clock Orologio in comune à circuiti sincroni Presenza di registri à circuiti sequenziali (con memoria) L 8 7 Circuiti sincroni e asincroni Architettura sincrona: l elaborazione e propagazione dei segnali è scandita da un orologio comune a tutto il circuito (clock) Il Clock regola l attiità dei cancelli Il circuito ha il tempo di stabilizzarsi (transitori critici) fino al successio impulso di Clock Architettura asincrona: l elaborazione e propagazione dei segnali aiene in modo incontrollato, secondo le elocità di reazione dei circuiti Non ci sono cancelli Non deo mai aspettare l impulso di clock massima elocità Progettazione sincrona il controllo dei transitori/cammini critici è limitato alla parte di circuito tra due cancelli (porte di sincronizzazione) Progettazione asincrona eo progettare il circuito in modo che nessun transitorio/cammino critico causi problemi analisi di tutti i transitori critici possibili. Eccezioni: TRANSPUTER (INMOS, UK) Architettura di calcolatore con CPU asincrona Complessità enorme, sia di progettazione che di programmazione progetto abbandonato. L 8 8
5 Clock clock(t) V H ampiezza (V) clock(t) Oscillatore (quarzo) V L T t (sec) Periodo: T [s] durata di 1 ciclo (secondi) Frequenza: f [Hz]=[s 1 ] numero di cicli al secondo T = 1/f Tempo di salita e discesa trascurabile, rispetto al periodo T. L 8 9 Utilizzo del clock Liello alto (t) Liello basso Fronte di discesa T C Fronte di salita t Architettura sensibile ai lielli: Le ariazioni di stato aengono quando il clock è alto (basso). La parte bassa (alta) del ciclo di clock permette la propagazione tra sottocircuiti, così che i segnali si siano stabilizzati quando il clock cambia liello. Architettura sensibile ai fronti: Le ariazioni di stato aengono in corrispondenza di un fronte di clock (salita o discesa). L 8 10
6 Circuiti sequenziali Circuiti combinatori = circuiti senza memoria Gli output al tempo t dipendono unicamente dagli input al tempo t Out = f ( In ) Per consentire ad un dispositio di mantenere le informazioni, sono necessari circuiti con memoria Circuiti sequenziali = circuiti con memoria (stato) La memoria contiene lo stato (X) del sistema: Out = f ( In, X ) in out in out X combinatorio sequenziale L 8 11 Latch & Bistabili Elemento cardine dei circuiti sequenziali è lo stato Lo stato riassume il funzionamento negli istanti precedenti e dee essere immagazzinato (memorizzato) Elemento base della memoria è il bistabile dispositio in grado di mantenere indefinitamente un alore in ingresso Il suo alore di uscita coincide con lo stato Tipologie di bistabile Bistabili non temporizzati (asincroni) / temporizzati (sincroni). Bistabili (sincroni) che commutano sul liello (latch) o sul fronte (flip-flop) Memoria: insieme di bistabili (bistabili registri memorie) L 8 12
7 Latch Set-Clear (SR) asincrono A B Porta NOR A + B Una coppia di porte NOR retroazionate può memorizzare un bit! Latch Set-Clear L 8 13 Funzionamento del Latch SC (SR) Latch Set-Reset (Set-Clear) Funzionamento: Set: C = 0, S 1 1 (~ 0) Reset: S = 0, C 1 0 (~ 1) Comportamenti anomali: S = 1, C: 0 1 =~=0 (anomalia) L 8 14
8 Tabella delle transizioni Un circuito sequenziale non si può rappresentare mediante una tabella di erità Per i circuiti sequenziali si definisce la tabella delle transizioni Tabella delle transizioni: * = f(, I ) = f(, S,C ) : alore dell uscita attuale: stato corrente *: uscita al tempo successio: stato prossimo *= f(,i) \ I SC = 00 SC = 01 SC = 11 SC = X X 1 * = Clear / Reset SET L 8 15 Tabella delle transizioni Tabella delle transizioni f : SC * = f ( I, ) SC=00 SC=01 SC=11 SC=10 =0 0 0 X 1 =1 1 0 X 1 Considerando lo stato come ingresso ottengo la tabella delle erità di *: * = S +C S C * X X L 8 16
9 Latch SR sincrono Latch Set-Reset (SR) sincrono Struttura: Latch SR + Porte AN tra il clock e gli ingressi. Solo quando il clock è alto i cancelli (porte AN) fanno passare gli input LATCH S R S R L 8 17 Sintesi della funzione logica Tabella delle transizioni: *= f(s,r,t,) T S R * X X T SR = 00 SR = 01 SR = 11 SR = X X 1 * = T +TR +TS = ( ) = T +T R + S clock alto * = ~R + S (bistabile) clock basso * = (status quo) L 8 18
10 Analisi della funzione logica sintetizzata Latch Set-Reset (SR) sincrono * = T +T ( R + S) S R T =1 * = R + S : Set : S =1, R = 0 * = +1=1 Reset : S = 0, R =1 * = = 0 T = 0 * = : "status quo" L 8 19 Comportamento del Latch Latch SR un po scomodo: 2 ingressi separati per memorizzare 0 o 1 IEA: piloto S e R con un solo ingresso: = 1 à S=1, R=0 (Set) à =1 = 0 à S=0, R=1 (Reset) à =0 (R) LATCH : (S) Clock ALTO (=1): L uscita insegue l ingresso (con 3Δτ di ritardo) Clock BASSO (=0): L uscita rimane bloccata sull ultimo alore assunto L 8 20
11 Latch sincrono LATCH sincrono: Memorizza il alore presente all ingresso dati quando il clock è alto, altrimenti (clock=0) si mantiene sul alore memorizzato if = 1 then *= else *= (T) -Latch L 8 21 La struttura del latch _ basso alto L 8 22
12 Tabella delle transizioni alla tabella delle transizioni calcolo l espressione logica della funzione stato prossimo * = f(t,,): Tabella delle transizioni T * Funzione stato prossimo * = f(, T,): * = T + T + T + T = T + T Clock T alto: * = (input) Clock T basso * = (status quo) T =1 * = T = 0 * = = L 8 23 Latch: Bistabili leel-sensitie I latch sono dispositii trasparenti: per tutto il tempo in cui il clock è a liello alto, il alore di iene riportato in uscita Clock = 1 è *= (uscita collegata all ingresso) Possono funzionare come cancelli? NO! Nel momento in cui apro (T=1), i segnali possono attraersare TUTTI gli stadi. Soluzione: cancello doppio uando apro in ingresso, l uscita è chiusa, e iceersa. In -latch -latch T circuito combinatorio -latch -latch T circuito combinatorio -latch -latch T Out Clock L 8 24
13 Bistabili edge sensitie : i Flip-Flop FLIP-FLOP: bistabile edge sensitie (attio sui fronti del clock): lo stato (uscita) commuta solo in corrispondenza del fronte di salita o di discesa del clock. T FlipFlop T Flip-Flop tipo T configurazione Master-Slae : master master = slae slae Master Slae master Flip-Flop tipo T L 8 25 Flip-flop: struttura master slae FLIP (clock ALTO): aperto lo stadio MASTER, chiuso lo stadio SLAVE Uscita bloccata su un alore precedentemente memorizzato FLOP (clock BASSO): chiuso lo stadio MASTER, aperto lo stadio SLAVE Ingresso chiuso, uscita bloccata sul alore contenuto in MASTER m = s m m = s m L 8 26
14 Funzionamento: FLIP = 1 m = s m m Flip m = s m m t L 8 27 Funzionamento: FLOP = 0 m = s m m m = s Flop m m t L 8 28
15 Funzionamento dei Flip-Flop Fronte di SALITA FLIP Attiato lo stadio MASTER Uscita (stadio slae) inariata T FlipFlop T Fronte di ISCESA FLOP Attiato stadio SLAVE Memorizzato il dato sull ingresso: à STATO Presenta il dato memorizzato in uscita: STATO à Ingresso isolato T(t) (t) (t) t L 8 29 Latch: Bistabili leel-sensitie I latch sono dispositii trasparenti: per tutto il tempo in cui il clock è a liello alto, il alore di iene riportato in uscita Clock = 1 è *= (uscita collegata all ingresso) Possono funzionare come cancelli? SÌ! Nel momento in cui apro (T=1), i segnali possono attraersare TUTTI gli stadi. Soluzione: cancello doppio uando apro in ingresso, l uscita è chiusa, e iceersa. In FF circuito combinatorio FF circuito combinatorio FF Out T T T Clock L 8 30
16 Sincronizzazione mediante flip-flop I cancelli deono disaccoppiare i diersi sottosistemi logici memorizzare i segnali e rilanciarli, tutto ad un determinato istante prima e dopo, uscite non sensibili agli ingressi Cancello doppio: ingresso e uscita, mai aperti contemporaneamente Cancelli: registri costituiti da gruppi di flip-flop L 8 31 Registri Registro: unità di memorizzazione di parole di N bit Struttura: N Flip-flop tipo T Operazioni: LETTURA: I dati memorizzati sono sempre leggibili sulle uscite. SCRITTURA: un fronte di salita (o discesa) su WRITE memorizza i alori presenti sugli ingressi Registro N bit: N linee ingresso N 1 WRITE Comando scrittura FF 0 FF 1 FF 2... FF N N 1 N linee uscita L 8 32
17 Architettura degli Elaboratori e delle Reti Circuiti sequenziali: macchine a stati finiti Proff. A. Borghese, F. Pedersini ipartimento di Scienze dell Informazione Uniersità degli Studi di Milano L 8 33 Macchine sequenziali Macchina combinatoria: U = f ( I ) senza memoria, uscita dipende solo dagli ingressi Macchina sequenziale: X* = f ( X, I ) U = g( X ) 2 funzioni: uscita e stato prossimo esiste la memoria: lo STATO in out in out X combinatorio sequenziale L 8 34
18 Macchine sequenziali Elemento necessario di ogni macchina sequenziale è la retroazione Uscita riportata in ingresso Bistabile: (macchina sequenziale elem.): 2 porte NOR +retroazione Macchina sequenziale sincrona Impiega bistabili sincroni S Es: Flip-Flop tipo T R macchina sequenziale rete combinatoria I T U retroazione L 8 35 Macchina a Stati Finiti - di Moore Una Macchina a Stati Finiti (FSM) è definita dalla quintupla: 3 insiemi e 2 funzioni logiche: < X, I, Y, f(), g() > X:insieme degli stati (in numero finito). I: alfabeto di ingresso: l insieme dei simboli che si possono presentare in ingresso. Con n ingressi, aremo 2 n possibili configurazioni. Y:alfabeto di uscita: l insieme dei simboli che si possono generare in uscita. Con m uscite, aremo 2 m possibili configurazioni f( ): funzione stato prossimo: X* = f( X, I ) efinisce l eoluzione della macchina nel tempo, in modo deterministico g( ): funzione di uscita: Y= g( X ) (macchina di Moore) Y= g( X, I ) (macchina di Mealy) Per il buon funzionamento della macchina è preisto talolta anche uno stato iniziale, nel quale si troa la FSM all accensione o dopo un comando di RESET L 8 36
19 La macchina sequenziale di Huffman i 1 y 1... i M x 1 x* 1... y N Uscite Ingressi y i =g( x i ) x K x* K x i *=f( x i, i j ) Stato Stato prossimo L 8 37 Macchina di Moore: State Transition Table (STT) STT: State Transition Table (Tabella delle transizioni di stato) Per ogni coppia: <stato attuale, ingresso> definisco stato prossimo x* Per ogni stato attuale, definisco l uscita y i 1 i 2 i N Y x 1 x*(x 1, i 1 ) x*(x 1, i 2 ) x*(x 1, i N ) y(x 1 ) x 2 x*(x 2, i 1 ) x*(x 2, i 2 ) x*(x 2, i N ) y(x 2 ) (x i X, i j I) à y=g(x i ) ; x*=f( x i, i j ) Esempio: macchina di Moore à M stati (log 2 M bit di stato), N ingressi (log 2 M bit d ingresso): x M x*(x M, i 1 ) x*(x M, i 2 ) x*(x M, i N ) y(x M ) L 8 38
20 Macchina di Moore: State Transition Graph (STG) STG: State Transition Graph (iagramma degli Stati o Grafo delle transizioni) Ad ogni nodo è associato uno stato: x i X... ed un alore della funzione d uscita: y i Y, y i =g(x i ) Un arco orientato da uno stato x i ad uno stato x j, contrassegnato da un simbolo (di ingresso) i K, rappresenta una transizione che si erifica quando la macchina, essendo nello stato x i, ricee come ingresso i K i K I x I X x J X x J = f(x I,i K ) y I = g(x I ) y J = g(x J ) L 8 39 Sintesi circuito sequenziale Sequenza operazioni di sintesi di un circuito sequenziale mediante modello a FSM: x1 i 2 i 5 x2 I = { i 1, i 2,, i M }, Y = { y 1, y 2,, y P } 1. efinizione insiemi ingressi I e uscite Y 2. Costruzione grafo delle transizioni STG è definizione insieme X à f(x,i) e g(x) 3. Traduzione STG è STT i 1 x3 i 1 i 1 i N Y x 1 x*(x 1, i 1 ) x*(x 1, i N ) y(x 1 ) x 2 x*(x 2, i 1 ) x*(x 2, i N ) y(x 2 ) x M x*(x M, i 1 ) x*(x M, i N ) y(x M ) 4. Codifica binaria degli elementi di X, Y, I nella STT è f(x,i) e g(x) dientano funzioni logiche! 5. Sintesi delle funzioni logiche f(x,i) e g(x) è circuito finale con struttura di Huffman x * i = f i ( x 1,, x, i 1,, i R ) y i = g i ( x 1,, x ) L 8 40
21 Progetto con macchina di Moore Esempio di SINTESI di FSM: controllore di un semaforo SEMAFORO: Incrocio tra 2 strade: nord-sud (NS) ed est-oest (EO) controllate da un semaforo per semplicità consideriamo solamente rosso e erde Il semaforo può commutare ogni 30 secondi Macchina sincrona, clock con frequenza =? auto NS sì / no auto EO sì / no E presente un sensore in grado di leggere, per ogni direttrice, se esiste almeno un auto in attesa, oppure un auto che si accinga ad attraersare (condizioni trattate allo stesso modo). Il semaforo dee cambiare colore, da rosso a erde, quando esiste un auto in attesa sulla sua direttrice. Se ci sono auto in attesa sulle entrambe le direttrici il semaforo dee cambiare colore (al termine del tempo di commutazione) L 8 41 SEMAFORO: Stato, Ingresso, Uscita INGRESSI Auto NS presente / non presente AutoNS=1/0 Auto EO presente / non presente AutoEO = 1/0 2 bit di INGRESSO 4 configurazioni d ingresso: I = {00, 01, 10, 11} USCITE: = STATO: Y = X LuceEO erde (LuceNS rossa) LuceNS erde (LuceEO rossa) 2 configurazioni d uscita 1 bit di USCITA STATO Semaforo NS VERE, semaforo EO ROSSO Semaforo NS ROSSO, semaforo EO VERE X = {VerdeNS, VerdeEO} 1 bit di STATO (1 flip-flop) auto NS sì / no (i NS = 1/0) auto EO sì / no (i EO = 1/0) L 8 42
22 Funzionamento: uscita Funzione uscita Funzione uscita: Y = g(x) Per ogni stato, definire l uscita della macchina Uscita STATO Y = X VerdeNS Verde sulla direttrice NS, rosso sulla direttrice EO VerdeEO Verde sulla direttrice EO, rosso sulla direttrice NS Luce Verde NS / Rosso EO = VerdeNS Luce Verde EO / Rosso NS = VerdeEO L 8 43 Funzionamento: stato prossimo Funzione stato prossimo Stato prossimo: eoluzione dello stato, in funzione dello stato attuale e degli ingressi attuali X i+1 = X i * = VerdeNS X(t+1) = X* = f( X(t), I ) Se X(t)= VerdeNS AN non ci sono auto sulla direttrice EO Se X(t)= VerdeEO AN ci sono auto sulla direttrice NS VerdeNS ~autoeo + VerdeEO autons X* = VerdeNS X i+1 = X i * = VerdeEO Se X(t)= VerdeEO AN non ci sono auto sulla direttrice NS Se X(t)= VerdeNS AN ci sono auto sulla direttrice EO VerdeEO ~autons + VerdeNS autoeo X* = VerdeEO L 8 44
23 STG del semaforo Sintesi State Transition Graph (STG): AutoNS = 0 (00,01) AutoEO = 1 (01,11) AutoEO = 0 (00,10) VerdeEO LuceVerde EO AutoNS = 1 (10,11) VerdeNS LuceVerde NS Risultato: Funzione stato prossimo: VerdeNS* = VerdeNS ~autoeo + VerdeEO autons VerdeEO* = VerdeEO ~autons + VerdeNS autoeo Funzione uscita: Y = X L 8 45 STT del semaforo Sintesi State Transition Table (STT): X I(i EO,i NS ) i EO =0 i NS =0 i EO =0 i NS =1 i EO =1 i NS =0 i EO =1 i NS =1 Uscita VerdeNS VerdeNS VerdeNS VerdeEO VerdeEO Luce VerdeNS VerdeEO VerdeEO VerdeNS VerdeEO VerdeNS Luce VerdeEO Funzione stato prossimo: X* = f(x, I) Funzione uscita: Y = g(x) L 8 46
24 STT del semaforo: COIFICA binaria Codifica binaria della STT: Stato: (VerdeNS/RossoEO, RossoNS/VerdeEO) Ingresso: 2 Variabili: (AutoEO, AutoNS) 1 = presente, 0 = assente 4 Configurazioni: I = (i EO,i NS ) = {00, 01, 10, 11} Uscita: (Luce_VerdeNS, Luce_VerdeEO) Y = {0, 1} VerdeNS/RossoEO è 0 RossoNS/VerdeEO è 1 X = {0, 1} X I(i EO,i NS ) Uscita Y L 8 47 Sintesi della MSF del semaforo Sintesi del circuito: 2 stati (0,1) 1 flip-flop T 2 linee di ingresso 1 linea d uscita Architettura di Huffman: Rete combinatoria che implementa: stato prossimo: f(x,i) uscita: g(x) I i EO i NS 2 reti combinatorie: X* = f (X,I) Y = g (X ) X X* T Clock Y L 8 48
25 Sintesi della MSF del semaforo Mediante la STT codificata in binario, posso esprimere X* e Y come somma di prodotti: cerco i mintermini: X* = X i EO i NS + X i EO i NS + X i EO i NS + X i EO i NS = = X i EO + X i NS Y = X X I(i EO,i NS ) Y L 8 49 MSF del semaforo: sintesi del circuito funzioni logiche rete combinatoria: X* = X i EO i NS + X i EO i NS + X i EO i NS + X i EO i NS = I i EO i NS 2 reti combinatorie: X* = f (X,I) Y = g (X ) Y = X i EO + X i NS Y = X X X* rete combinatoria T Clock i EO Y T = 30 sec i NS X X* clock(t) 30 sec t (sec) L 8 50
Circuiti sincroni circuiti sequenziali:bistabili e latch
Architettura degli Elaboratori e delle Reti Lezione 8 Circuiti sincroni circuiti sequenziali:bistabili e latch Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli
DettagliCircuiti sincroni Circuiti sequenziali: i bistabili
Architettura degli Elaboratori e delle Reti Lezione 8 Circuiti sincroni Circuiti sequenziali: i bistabili Proff. A. Borghese, F. Pedersini ipartimento di Scienze dell Informazione Università degli Studi
DettagliFlip-flop, registri, la macchina a stati finiti
Architettura degli Elaboratori e delle Reti Lezione 9 Flip-flop, registri, la macchina a stati finiti Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell nformazione Università degli Studi di
DettagliCircuiti sequenziali: macchine a stati finiti
Architettura degli Elaboratori e delle Reti Lezione 9 Circuiti sequenziali: macchine a stati finiti Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell nformazione Università degli Studi di Milano
DettagliSintesi di circuiti sequenziali
Corso di Lezione 2 Sintesi di circuiti sequenziali Federico Pedersini Laboratorio di Dipartimento di nformatica Università degli Studi di Milano Riferimenti bibliografici: F. Fummi, M. Sami, C. Silvano,
DettagliCircuiti sequenziali e latch
Circuiti sequenziali e latch Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano A.A. 23-24 /27 Sommario Circuiti sequenziali Latch asincroni
DettagliFlip-flop, registri, la macchina a stati finiti
Architettura degli Elaboratori e delle Reti Lezione 9 Flip-flop, registri, la macchina a stati finiti Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell nformazione Università degli Studi di
DettagliMacchine a Stati finiti
Macchine a Stati finiti Prof. Alberto Borghese Dipartimento di Scienze dell nformazione borghese@dsi.unimi.it Università degli Studi di Milano /29 Sommario Macchine a stati finiti Esempio: sintesi di un
DettagliCalcolatori Elettronici A a.a. 2008/2009
Calcolatori Elettronici A a.a. 2008/2009 RETI LOGICHE: RETI SEUENZIALI Massimiliano Giacomin 1 LIMITI DELLE RETI COMBINATORIE e RETI SEUENZIALI Le reti combinatorie sono senza retroazione: il segnale di
DettagliCircuiti sequenziali e latch
Circuiti sequenziali e latch Prof. Alberto Borghese ipartimento di Scienze dell Informazione borghese@di.unimi.it Università degli Studi di Milano Riferimento Patterson: sezioni C.7 & C.8. 1/32 Sommario
DettagliALU + Bistabili. Sommario
ALU + Bistabili Prof. Alberto Borghese Dipartimento di Informatica alberto.borghese@unimi.it Università degli Studi di Milano Riferimento Patterson: sezioni B.7 & B.8. 1/39 Sommario ALU: Comparazione,
DettagliALU + Bistabili. Prof. Alberto Borghese Dipartimento di Informatica Università degli Studi di Milano
ALU + Bistabili Prof. Alberto Borghese Dipartimento di Informatica alberto.borghese@unimi.it Università degli Studi di Milano Riferimento Patterson: sezioni B.7 & B.8. 1/39 Sommario ALU: Comparazione,
DettagliI bistabili ed il register file
I bistabili ed il register file Prof. Alberto Borghese ipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano 1/32 Sommario I problemi dei latch trasparenti sincroni
DettagliI flip-flop ed il register file. Sommario
I flip-flop ed il register file Prof. Alberto Borghese ipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano Riferimento sul Patterson: Sezioni C.9 e C.11 1/35
DettagliCalcolatori Elettronici
Calcolatori Elettronici RETI LOGICHE: RETI SEQUENZIALI Massimiliano Giacomin 1 LIMITI DELLE RETI COMBINATORIE Nelle reti combinatorie le uscite dipendono solo dall ingresso Þ impossibile far dipendere
DettagliMacchine sequenziali
Macchine sequenziali Dal circuito combinatorio al sequenziale (effetto di una retroazione) x z x j Y i, Rete Comb. Y i-, z h Y i,k M Y i-,k abilitazione a memorizzare M memorizza lo stato La nozione di
DettagliReti sequenziali. Nord
Reti sequenziali Nord Ovest Est Semaforo a due stati verde/rosso Sud Vogliamo definire un circuito di controllo per produrre due segnali NS ed EO in modo che: Se NS è on allora il semaforo è verde nella
DettagliCircuiti sequenziali
Circuiti sequenziali Docente teoria: prof. Federico Pedersini (https://homes.di.unimi.it/pedersini/ae-inf.html) Docente laboratorio: Matteo Re (https://homes.di.unimi.it/re/arch1-lab-2015-201.html) Sito
DettagliAXO Architettura dei Calcolatori e Sistemi Operativi. reti sequenziali
AXO Architettura dei Calcolatori e Sistemi Operativi reti sequenziali Sommario Circuiti sequenziali e elementi di memoria Bistabile SR asincrono Temporizzazione e clock Bistabili D e SR sincroni Flip-flop
DettagliMacchine Sequenziali
Macchine Sequenziali CORSO DI CALCOLATORI ELETTRONICI I CdL Ingegneria Biomedica (A-I) DIS - Università degli Studi di Napoli Federico II Tassonomia dei circuiti digitali Circuiti combinatori» Il valore
DettagliLivello logico digitale
Livello logico digitale circuiti combinatori di base e circuiti sequenziali Half Adder - Semisommatore Ingresso 2 bit, uscita 2 bit A+ B= ------ C S C=AB S=AB + AB=A B A B In Out HA A B C S S HA A C S
DettagliMacchine Sequenziali
Macchine Sequenziali Corso di Calcolatori Elettronici A 2007/2008 Sito Web:http://prometeo.ing.unibs.it/quarella Prof. G. Quarella prof@quarella.net Limiti delle reti combinatorie Ogni funzione di n variabili
DettagliMemorie. Laboratorio di Architetture degli Elaboratori I Corso di Laurea in Informatica, A.A Università degli Studi di Milano
Laboratorio di Architetture degli Elaboratori I Corso di Laurea in Informatica, A.A. 2018-2019 Università degli Studi di Milano Memorie Nicola Basilico Dipartimento di Informatica Via Comelico 39/41-20135
DettagliAB=AB. Porte logiche elementari. Livello fisico. Universalità delle porte NAND. Elementi di memoria: flip-flop e registri AA= A. Porta NAND.
1 Elementi di memoria: flip-flop e registri Porte logiche elementari CORSO DI CALCOLATORI ELETTRONICI I CdL Ingegneria Biomedica (A-I) DIS - Università degli Studi di Napoli Federico II Livello fisico
DettagliSintesi Sequenziale Sincrona
Sintesi Sequenziale Sincrona Sintesi comportamentale di reti sequenziali sincrone senza processo di ottimizzazione Sintesi comportamentale e architettura generale Diagramma degli stati Tabella degli stati
DettagliSintesi di Reti sequenziali Sincrone
Sintesi di Reti sequenziali Sincrone Sintesi di Reti Sequenziali Sincrone Una macchina sequenziale è definita dalla quintupla I è l insieme finito dei simboli d ingresso U è l insieme finito dei simboli
DettagliElementi di memoria Ciascuno di questi circuiti è caratterizzato dalle seguenti proprietà:
I circuiti elettronici capaci di memorizzare un singolo bit sono essenzialmente di due tipi: LATCH FLIP-FLOP. Elementi di memoria Ciascuno di questi circuiti è caratterizzato dalle seguenti proprietà:
DettagliIntroduzione. Sintesi Sequenziale Sincrona. Modello del circuito sequenziale. Progetto e strumenti. Il modello di un circuito sincrono può essere
Sintesi Sequenziale Sincrona Sintesi Comportamentale di reti Sequenziali Sincrone di Macchine Senza Processo di Ottimizzate a Livello Comportamentale Sintesi comportamentale e architettura generale Diagramma
DettagliIl Livello Logico-Digitale. I circuiti sequenziali
Il Livello Logico-Digitale I circuiti sequenziali 22 --25 ommario Circuiti sequenziali e elementi di memoria Bistabile asincrono Temporizzazione e clock Bistabili D e sincroni Flip-flop - 2 - Circuiti
DettagliReti logiche (2) Circuiti sequenziali
Reti logiche (2) Circuiti sequenziali 1 Un ripasso Algebra booleana: operatori, postulati, identità, operatori funzionalmente completi Circuiti combinatori: tabelle di verità, porte logiche Decodificatore
DettagliReti logiche (2) Circuiti sequenziali
Reti logiche (2) Circuiti sequenziali 1 Un ripasso Algebra booleana: operatori, postulati, identità, operatori funzionalmente completi Circuiti combinatori: tabelle di verità, porte logiche Decodificatore
DettagliEs. 07 Bistabile asincrono SC, Latch. Flip Flop sincrono D. Hold Time e Set Time, Flip flop sincrono J K, Flip flop
Es. 07 Bistabile asincrono SC, Latch sincrono SC, Latch sincrono tipo D, Flip Flop sincrono D. Hold Time e Set Time, Flip flop sincrono J K, Flip flop sincrono T, Flip Flop Flop sincrono D Master Slave,
DettagliI circuiti sequenziali
Elementi di logica digitale I circuiti sequenziali I circuiti combinatori non hanno memoria. Gli output dipendono unicamente dagli input. ono necessari circuiti con memoria, che si comportano in modo diverso
DettagliCenni alle reti logiche. Luigi Palopoli
Cenni alle reti logiche Luigi Palopoli Reti con reazione e memoria Le funzioni logiche e le relative reti di implementazione visto fino ad ora sono note come reti combinatorie Le reti combinatorie non
DettagliUniversità degli Studi di Cassino e del Lazio Meridionale Corso di Calcolatori Elettronici Elementi di memoria e Registri
di assino e del Lazio Meridionale orso di alcolatori Elettronici Elementi di memoria e Registri Anno Accademico Francesco Tortorella Elementi di memoria Nella realizzazione di un sistema digitale è necessario
DettagliSintesi di Reti Sequenziali Sincrone
Sintesi di Reti Sequenziali Sincrone Maurizio Palesi Maurizio Palesi 1 Macchina Sequenziale Una macchina sequenziale è definita dalla quintupla (I,U,S,δ,λ ) dove: I è l insieme finito dei simboli d ingresso
DettagliCalcolatori Elettronici
Esercitazione 2 I Flip Flop 1. ual è la differenza tra un latch asincrono e un Flip Flop? a. Il latch è abilitato da un segnale di clock b. Il latch ha gli ingressi asincroni perché questi ultimi controllano
DettagliUniversità degli Studi di Cassino
di assino orso di alcolatori Elettronici I Elementi di memoria e registri Anno Accademico 27/28 Francesco Tortorella Elementi di memoria Nella realizzazione di un sistema digitale è necessario utilizzare
DettagliReti Logiche 1. Prof. B. Buttarazzi A.A. 2009/2010. Elementi di memoria
Reti Logiche 1 Prof. B. Buttarazzi A.A. 2009/2010 Elementi di memoria Sommario Elementi di memoria LATCH FLIP-FLOP 25/06/2010 Corso di Reti Logiche 2009/10 2 Elementi di memoria I circuiti elettronici
DettagliCircuiti sequenziali
Circuiti sequenziali - I circuiti sequenziali sono caratterizzati dal fatto che, in un dato istante tn+1 le uscite dipendono dai livelli logici di ingresso nell'istante tn+1 ma anche dagli stati assunti
DettagliCapitolo 6. Reti asincrone. Elaborazione asincrona Procedimenti di sintesi e analisi Memorie binarie
apitolo 6 Reti asincrone Elaborazione asincrona Procedimenti di sintesi e analisi Memorie binarie Reti sequenziali asincrone (comportamento) Elaborazione asincrona - Ogni nuovo ingresso determina: una
DettagliGli elementi di memoria: i bistabili I registri. Mariagiovanna Sami Corso di reti Logiche 8 Anno
Gli elementi di memoria: i bistabili I registri Mariagiovanna Sami Corso di reti Logiche 8 Anno 2007-08 08 Circuiti sequenziali Nei circuiti sequenziali il valore delle uscite in un dato istante dipende
DettagliEsercitazione del 26/03/ Soluzioni
Esercitazione del 26/03/2009 - oluzioni 1. Bistabile asincrono C (detto anche R) C C ~ Tabella delle transizioni o stato prossimo: C * 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 X 1 1 1 X Configurazioni
DettagliAutomi a stati finiti
1. Automi a stati finiti: introduzione Automi a stati finiti Supponiamo di avere un sistema che si può trovare in uno stato appartenente ad un insieme finito di stati possibili. Ex: Immaginiamo un incrocio
DettagliCorso di Calcolatori Elettronici I Flip-flop
Corso di Calcolatori Elettronici I Flip-flop Università degli Studi di Napoli Federico II Dipartimento di Ingegneria Elettrica e delle Tecnologie dell Informazione Corso di Laurea in Ingegneria Informatica
Dettagli1. Automi a stati finiti: introduzione
1. Automi a stati finiti: introduzione Supponiamo di avere un sistema che si può trovare in uno stato appartenente ad un insieme finito di stati possibili. Ex: Immaginiamo un incrocio tra due strade regolate
DettagliReti Sequenziali. Reti Sequenziali. Corso di Architetture degli Elaboratori
Reti Sequenziali Reti Sequenziali Corso di Architetture degli Elaboratori Caratteristiche 1 Caratteristiche delle reti sequenziali Reti combinatorie: il valore in uscita è funzione (con il ritardo indotto
DettagliElettronica dei Sistemi Digitali Registri di memoria CMOS e reti sequenziali
Elettronica dei Sistemi igitali Registri di memoria CMOS e reti sequenziali Valentino Liberali ipartimento di Tecnologie dell Informazione Università di Milano, 263 Crema e-mail: liberali@dti.unimi.it
DettagliCorso di Calcolatori Elettronici I Elementi di memoria ing. Alessandro Cilardo
orso di alcolatori Elettronici I Elementi di memoria ing. Alessandro ilardo orso di Laurea in Ingegneria Biomedica Reti logiche con memoria In molte situazioni è necessario progettare reti logiche sequenziali,
DettagliCampionamento e memoria. Sommario. Sommario. M. Favalli
Sommario Campionamento e memoria M. Favalli Engineering epartment in Ferrara 2 Latch di tipo 3 Sommario (ENIF) Analisiesintesideicircuitidigitali / 29 (ENIF) Analisiesintesideicircuitidigitali 2 / 29 2
DettagliModelli per le macchine digitali
Reti sequenziali Modelli per le macchine digitali Ingressi Uscite i(t 0 ) i(t n ) MACCHINA DIGITALE u(t 0 ) u(t n ) TEMPO In generale l uscita di una macchina in un certo istante temporale dipenderà dalla
DettagliI Indice. Prefazione. Capitolo 1 Introduzione 1
I Indice Prefazione xi Capitolo 1 Introduzione 1 Capitolo 2 Algebra di Boole e di commutazione 7 2.1 Algebra di Boole.......................... 7 2.1.1 Proprietà dell algebra.................... 9 2.2
DettagliEsercizi Logica Digitale,Circuiti e Bus
Esercizi Logica Digitale,Circuiti e Bus Alessandro A. Nacci alessandro.nacci@polimi.it ACSO 214/214 1 2 Esercizio 1 Si consideri la funzione booleana di 3 variabili G(a,b, c) espressa dall equazione seguente:
DettagliCalcolatori Elettronici B a.a. 2004/2005
Calcolatori Elettronici B a.a. 2004/2005 RETI LOGICHE: RICHIAMI Massimiliano Giacomin 1 Unità funzionali Unità funzionali: Elementi di tipo combinatorio: - valori di uscita dipendono solo da valori in
DettagliTecniche di Progettazione Digitale Elementi di memoria CMOS e reti sequenziali p. 2
Tecniche di Progettazione igitale Elementi di memoria CMOS e reti sequenziali Valentino Liberali ipartimento di Tecnologie dell Informazione Università di Milano, 263 Crema e-mail: liberali@dti.unimi.it
DettagliCircuiti Combinatori. Circuiti Combinatori. Circuiti Combinatori. Circuiti Combinatori
Fondamenti di Informatica B Lezione n.5 n.5 ircuiti ombinatori e equenziali ircuiti Ben Formati Introduzione ai ircuiti equenziali Elementi di Memoria Fondamenti di Informatica B Lezione n.5 In questa
DettagliCircuiti Sequenziali
Circuiti Sequenziali 1 Ingresso Circuito combinatorio Uscita Memoria L uscita al tempo t di un circuito sequenziale dipende dagli ingressi al tempo (t) e dall uscita al tempo (t- t ) Circuiti sequenziali
DettagliQ1 D. CK Qn CK Q1. E3x - Presentazione della lezione E3
E3x - Presentazione della lezione E3 1/1- Obiettivi» ivisori di frequenza e contatori asincroni» Contatori sincroni» Shift register e convertitori SIPO e PISO» Concetto elementare di macchina a stati finiti
DettagliANALISI E PROGETTO DI CIRCUITI SEQUENZIALI
ANALISI E PROGETTO DI CIRCUITI SEQUENZIALI 1 Classificazione dei circuiti logici Un circuito è detto combinatorio se le sue uscite (O i ) sono determinate univocamente dagli ingressi (I i ) In pratica
DettagliPrima prova intercorso. Lezione 10 Logica Digitale (4) Dove siamo nel corso. Un quadro della situazione
Prima prova intercorso Lezione Logica Digitale (4) Vittorio carano Architettura Corso di Laurea in Informatica Università degli tudi di alerno Architettura (2324). Vi.ttorio carano Mercoledì 9 Novembre,
DettagliIntroduzione - Modello. Introduzione - progetto e strumenti
intesi equenziale incrona intesi Comportamentale di reti equenziali incrone di Macchine enza Processo di Ottimizzate a Livello Comportamentale Introduzione intesi comportamentale e architettura generale
DettagliCalcolatori Elettronici Lezione 4 Reti Sequenziali Asincrone
Calcolatori Elettronici Lezione 4 Reti Sequenziali Asincrone Ing. Gestionale e delle Telecomunicazioni A.A. 2007/08 Gabriele Cecchetti Reti Sequenziali Asincrone Sommario: Definizione Condizioni di pilotaggio
DettagliMultiplexer. Multiplexer 2 a 1 (a 1 bit) e sua implementazione. Multiplexer 2 a 1 (a 32 bit) e sua implementazione
Decoder Circuito combinatorio con n input e 2 n output Traduce gli n bit di input nell equivalente valore binario, e abilita a 1 l uscita corrispondente, mentre le altre uscite sono disabilitate a 0 Esiste
DettagliI Bistabili. Maurizio Palesi. Maurizio Palesi 1
I Bistabili Maurizio Palesi Maurizio Palesi 1 Sistemi digitali Si possono distinguere due classi di sistemi digitali Sistemi combinatori Il valore delle uscite al generico istante t* dipende solo dal valore
DettagliFlip flop: tempificazione latch ed edge-triggered
Corso di Calcolatori Elettronici I A.A. 2010-2011 Flip flop: tempificazione latch ed edge-triggered Lezione 23-26 Università degli Studi di Napoli Federico II Facoltà di Ingegneria I flip flop - 1 Generalità
DettagliCapitolo 6. Reti asincrone. 6.1 Elaborazione asincrona. Esigenze. 6.1 Elaborazione asincrona 6.2 Memorie binarie 6.3 Analisi e Sintesi
apitolo 6 Reti asincrone 6.1 Elaborazione asincrona 6.2 Memorie binarie 6.3 nalisi e Sintesi 6.1 Elaborazione asincrona Esigenze Problema - iscriminare e ricordare l ordine temporale con cui due o più
DettagliCPU a ciclo multiplo: l unità di controllo
Architettura degli Elaboratori e delle Reti Lezione 2 CPU a ciclo multiplo: l unità di controllo Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli Studi di Milano
DettagliCircuiti Combinatori. Circuiti Combinatori. Circuiti Sequenziali. Circuiti Sequenziali
ircuiti ombinatori e equenziali Lezione n.5 n.5 I circuiti logici possono appartenere a due categorie: ircuiti ombinatori e equenziali ircuiti Ben Formati Introduzione ai ircuiti equenziali Elementi di
DettagliAnalisi e Progetto di Macchine Sequenziali ing. Alessandro Cilardo
Corso di Calcolatori Elettronici I A.A. 22-23 Analisi e Progetto di Macchine Sequenziali ing. Alessandro Cilardo Accademia Aeronautica di Pozzuoli Corso Pegaso V GArn Elettronici Macchine sequenziali In
DettagliSintesi di Reti sequenziali Sincrone
Sintesi di Reti sequenziali Sincrone alcolatori ElettroniciIngegneria Telematica Sintesi di Reti Sequenziali Sincrone na macchina sequenziale è definita dalla quintupla δ, λ) dove: I è l insieme finito
DettagliFlip-flop Macchine sequenziali
Flip-flop Macchine sequenziali Introduzione I circuiti digitali possono essere così classificati Circuiti combinatori Il valore delle uscite ad un determinato istante dipende unicamente dal valore degli
DettagliI CONTATORI. Definizioni
I CONTATORI Definizioni. I contatori sono dispositivi costituiti da uno o più flip-flop collegati fra loro in modo da effettuare il conteggio di impulsi applicati in ingresso. In pratica, i flip-flop,
DettagliArchitettura degli elaboratori - II Le architetture multi-ciclo
Architettura degli elaboratori - II Le architetture multi-ciclo Prof. Alberto Borghese Dipartimento di Informatica alberto.borghese@unimi.it Università degli Studi di Milano 1/41 Sommario Principi ispiratori
DettagliGli elementi di memoria: i bistabili
Gli elementi di memoria: i bistabili Slide 1 Circuiti sequenziali Nei circuiti sequenziali il valore delle uscite in un determinato istante dipende sia dal valore degli ingressi in quello stesso istante
DettagliUniversità degli Studi dell Insubria Dipartimento di Scienze Teoriche e Applicate. Architettura degli elaboratori Bistabili e Clock
Università degli tudi dell Insubria Dipartimento di cienze Teoriche e Applicate Architettura degli elaboratori Bistabili e Clock Marco Tarini Dipartimento di cienze Teoriche e Applicate marco.tarini@uninsubria.it
DettagliCapitolo 6. Reti asincrone. 6.1 Elaborazione asincrona. Reti sequenziali asincrone (struttura) Reti sequenziali asincrone (comportamento)
apitolo 6 Reti asincrone 6. Elaborazione asincrona 6.2 Memorie binarie 6.3 nalisi e Sintesi 6. Elaborazione asincrona Reti sequenziali asincrone (comportamento) Elaborazione asincrona - Ogni nuovo ingresso
DettagliReti logiche sequenziali
eti logiche sequenziali eti logiche sequenziali ono quelle reti logiche nelle quali il valore delle uscite in un determinato istante t i dipende: sia dalla condizione di partenza della rete sia dal valore
DettagliReti logiche sequenziali
eti logiche sequenziali eti logiche sequenziali ono quelle reti logiche nelle quali il valore delle uscite in un determinato istante t i dipende: sia dalla condizione di partenza della rete sia dal valore
DettagliMacchine a Stati finiti
Macchine a Stati finiti Prof. Alberto Borghese Dipartimento di Scienze dell nformazione borghese@di.unimi.it Università degli Studi di Milano Riferimento al Patterson: Sezione B.0 /3 Sommario Macchine
DettagliPage 1. ElapB3 21/09/ DDC 1 ELETTRONICA APPLICATA E MISURE. Lezione B3: circuiti sequenziali. Ingegneria dell Informazione
Ingegneria dell Informazione ezione B3: circuiti sequenziali EETTRONICA APPICATA E MISURE ante E CORSO B3 CIRCUITI SEUENZIAI» Circuiti sincroni» Contatori» Altri circuiti sequenziali» Cadenza massima clock
DettagliFONDAMENTI DI INFORMATICA Lezione n. 7. Esercizi di progetto di circuiti sequenziali
FONDAMENTI DI INFORMATICA Lezione n. 7 Esercizi di progetto di circuiti sequenziali 1 / 17 RIEPILOGO TEORICO CIRCUITI SEQUENZIALI: le uscite dipendono non solo dagli ingressi, ma anche dallo stato interno
DettagliEsercitazione del 03/04/ Soluzioni
Esercitazione del 03/04/2008 - oluzioni 1. Bistabile asincrono (detto anche R) ~ * 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 X 1 1 1 X onfigurazioni vietate:il circuito per queste configurazioni
DettagliMichele Angelaccio / Berta Buttarazzi. Reti logiche. PARTE SECONDA Reti sequenziali
A09 37 Michele Angelaccio / Berta Buttarazzi Reti logiche PARTE SECONDA Reti sequenziali Copyright MMIV ARACNE EDITRICE S.r.l. www.aracneeditrice.it info@aracneeditrice.it 00173 Roma via Raffaele Garofalo,
DettagliPSPICE Circuiti sequenziali principali
PSPICE Circuiti sequenziali principali Davide Piccolo Riccardo de Asmundis Elaboratori 1 Circuiti Sequenziali Tutti i circuiti visti fino ad ora erano circuiti combinatori, ossia circuiti in cui lo stato
DettagliLe reti sequenziali sincrone memorizzano il proprio stato in dei FF-D
Reti Sincrone Le reti sequenziali sincrone memorizzano il proprio stato in dei FF-D Le variabili di stato future sono quelle all ingresso dei FF-D mentre le variabili di stato presente sono le uscite dei
DettagliFondamenti di informatica II 1. Sintesi di reti logiche sequenziali
Titolo lezione Fondamenti di informatica II 1 Sintesi di reti logiche sequenziali Reti combinatorie e sequenziali Fondamenti di informatica II 2 Due sono le tipologie di reti logiche che studiamo Reti
DettagliCapitolo 3. Modelli. Macchine combinatorie Macchine sequenziali asincrone sincrone
Capitolo 3 Modelli Macchine combinatorie Macchine sequenziali asincrone sincrone Il modello del blocco o scatola nera i I: alfabeto di ingresso u U: alfabeto di uscita ingresso dei dati i F u uscita dei
DettagliCapitolo 4 Reti Sequenziali. Reti Logiche T
Capitolo 4 Reti Sequenziali Reti Logiche T Rete sequenziale Es riconoscitore di sequenza: z=1 se e solo se la sequenza degli ingressi (x0,x1) è nell ordine: (0,0)-(0,1) (1,1) (x0,x1)=(1,1) z=??? Gli ingressi
DettagliLOGICA SEQUENZIALE. Un blocco di logica puramente combinatoria è un. blocco con N variabili di ingresso e M variabili di uscita
LOGICA SEQUENZIALE Logica combinatoria Un blocco di logica puramente combinatoria è un blocco con N variabili di ingresso e M variabili di uscita che sono funzione (booleana) degli ingressi in un certo
DettagliCapitolo 6. Reti asincrone. 6.1 Struttura, comportamento e corretto impiego. Reti sequenziali asincrone (struttura)
apitolo 6 Reti asincrone 6.1 Struttura, comportamento e corretto impiego 6.2 Memorie binarie 6.3 Analisi e Sintesi 6.1 Struttura, comportamento e corretto impiego ingresso stato presente Reti sequenziali
Dettagli