Lezione 15. Lezione 15

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1 Lezione 15 Sommario Converiore A/D di ipo Flash Converiore A/D a gradinaa Converiore A/D a rampa Converiore A/D ad approssimazioni successive (SAR) Converiore A/D di ipo SigmaDela Esempi di converiori A/D preseni a bordo di mc e DSP. Simone Buso Microconrollori e DSP Lezione 15 1 Lezione 15 Maeriale di riferimeno 1. W. Kleiz, "Digial and microprocessor fundamenals", Pearson Educaion, D. F. Hoeschele, "Analog o digial o analog conversion echniques", Wiley and Sons, B. Black, AnalogoDigial Converer Archiecures and Choices for Sysem Design, Analog Dialogue 338, 1999, disponibile sul sio del corso in formao pdf. Simone Buso Microconrollori e DSP Lezione

2 ADC di ipo Flash V ref R R R R R R R R X Encoder CE Regisro Y 2 Y 1 Y 0 Simone Buso Microconrollori e DSP Lezione 15 3 ADC di ipo Flash Queso schema è il più veloce possibile. I bi della parola di uscia si formano in parallelo. All ingresso è presene un pariore resisivo composo da 2 n resisenze uguali. Una schiera di 2 n 1 comparaori realizza una codifica di ipo ermomerico del segnale X. Un encoder digiale (muliplexer) raduce la codifica ermomerica nella sua equivalene rappresenazione binaria. I empi di conversione possono arrivare a valori dell ordine di pochi nanosecondi (1 Gs). Simone Buso Microconrollori e DSP Lezione

3 ADC di ipo Flash L impiego di area di silicio per queso ipo di ADC è molo eseso. Infai è richieso un numero molo alo di resisenze e comparaori (255 per soli 8 bi). Ciò rende la soluzione molo cososa. Anche la dissipazione di poenza divena rapidamene molo elevaa al crescere dei bi. Il circuio è molo sensibile alle correni di bias e di offse dei comparaori, che perurbano il funzionameno del pariore di ingresso (non linearià). Simone Buso Microconrollori e DSP Lezione 15 5 ADC di ipo Flash L offse di ensione dei comparaori è il principale faore che limia la linearià del converiore, arrivando a provocare in alcuni casi fenomeni di missing code. L effeo è ano più difficile da conrollare quano più è elevao il numero dei bi. L ADC di ipo flash viene quindi usao solo per conversioni con numero di bi relaivamene basso (<10) e dove sia richiesa una velocià di conversione molo elevaa (f C > 100 MHz). Simone Buso Microconrollori e DSP Lezione

4 X ADC a gradinaa S Q EoC Y DAC DAC R Q Y SoC n bi couner Clock Il converiore usa un DAC in reroazione araverso un comparaore analogico. Simone Buso Microconrollori e DSP Lezione 15 7 ADC a gradinaa Nell ADC a gradinaa un converiore DAC è piloao da un circuio conaore binario. La sua uscia Y DAC ha quindi un caraerisico andameno, da cui deriva il nome del converiore. L uscia del DAC è coninuamene confronaa con il segnale X di ingresso da un comparaore analogico. Quando l uscia del DAC supera X il coneggio si arresa (il flipflop cambia sao). L ingresso del DAC in quel momeno rappresena il risulao della conversione. Simone Buso Microconrollori e DSP Lezione

5 X Y DAC ADC a gradinaa X proviene da un S/H Clock SoC EoC T T T Simone Buso Microconrollori e DSP Lezione 15 9 ADC a gradinaa Queso schema di ADC, come ui quelli che impiegano un DAC in reroazione, ha una precisione limiaa da quella del DAC sesso. Inolre, anche il comparaore deve essere preciso: in paricolare, il suo offse di ensione deve essere in modulo < ½ LSB. Il empo di conversione dipende dalla ensione di ingresso. Il dao viene prodoo con un riardo massimo pari a 2 n periodi di clock, quando X = FSR. La massima frequenza del clock è limiaa dal DAC. Si raa di un ADC piuoso leno. Simone Buso Microconrollori e DSP Lezione

6 ADC a gradinaa Esempio: un ADC a gradinaa a 10 bi ha frequenza di clock F clk di 10 MHz. Deerminare il valore della frequenza limie di Nyquis. T CMAX = /F clk = μs F C = 1/T CMAX = 9.77 khz F Nyq = F C /2 = 4.88 khz Aenzione: F clk = 10 MHz significa che in soli 100 ns il DAC, il conaore e il comparaore devono assesare le proprie uscie. Simone Buso Microconrollori e DSP Lezione X ADC a rampa sop S Q EoC R Q sar Clock V CC couner n bi Generaore di rampa C V EE SoC Y Simone Buso Microconrollori e DSP Lezione

7 ADC a rampa Il converiore a rampa funziona in modo simile a quello a gradinaa. Usa un generaore di rampa analogico. Negli inervalli di empo in cui il segnale di rampa è > 0 e < X, un conaore viene incremenao da un clock. Il suo valore finale è quindi proporzionale alla ensione presene in ingresso. Il circuio è piuoso sensibile alle non idealià dei componeni del generaore di rampa (C, generaore di correne, MOSFET). Esisono anche archieure a doppia rampa. Simone Buso Microconrollori e DSP Lezione X Rampa ADC a rampa Clock SoC EoC T T T Simone Buso Microconrollori e DSP Lezione

8 ADC a rampa Tra gli accorgimeni necessari per un buon funzionameno del converiore si noa la necessià di far parire la rampa da una ensione leggermene negaiva. Queso evia problemi legai agli offse dei comparaori. Il vanaggio del circuio è l eliminazione del DAC, il che riduce la complessià. Il empo di conversione massimo è pari a 2 n periodi di clock, come nel caso precedene. In generale, il periodo di conversione ha una duraa che dipende dal segnale X. Simone Buso Microconrollori e DSP Lezione ADC con SAR X Y n bi Y DAC DAC SAR Clock SoC Il DAC in reroazione è piloao da un circuio logico ad hoc deo regisro ad approssimazioni successive (SAR). La logica è quella della ricerca binaria del codice Y. Il numero di cicli richieso per la conversione è pari al più al numero di bi n dell ADC 1. Simone Buso Microconrollori e DSP Lezione

9 X FSR Y DAC Clock SoC ½FSR T ADC con SAR Inizialmene il SAR imposa un valore del DAC pari a ½ FSR, seando il MSB di Y. Se il comparaore segnala che X>Y DAC il bi viene confermao. Alrimeni viene poso a 0. Il SAR procede quindi ieraivamene esando ui i bi della parola di Y nello sesso modo. Simone Buso Microconrollori e DSP Lezione ADC con SAR Esempio: un ADC ad approssimazioni successive a 10 bi ha frequenza di clock F clk di 10 MHz. Deerminare il valore della frequenza limie di Nyquis. T CMAX = 11 1/F clk = 1.1 μs F C = 1/T CMAX = 909 khz F Nyq = F C /2 = 455 khz Le caraerisiche richiese al DAC sono analoghe a quelle per l ADC a gradinaa, ma F Nyq è 100 vole maggiore! Simone Buso Microconrollori e DSP Lezione

10 ADC con SAR Il converiore ad approssimazioni successive è molo usao, sia come disposiivo sandalone, sia come periferica inegraa all inerno di mc o DSP. Rappresena un buon compromesso ra velocià di conversione e complessià del circuio. La velocià di conversione è limiaa solo dai empi di assesameno dei segnali di conrollo nel SAR e dell uscia del comparaore. Sono comuni frequenze di conversione dell ordine di qualche MHz. Simone Buso Microconrollori e DSP Lezione ADC di ipo SigmaDela X R R R R sommaore inegraore R DAC C 1 bi ADC a 1 bi LPF n bi Y Clock L ADC di ipo sigmadela usa un ADC a 1 bi (che di fao è un comparaore analogico) e un DAC in reroazione sempre con un solo 1 bi. Simone Buso Microconrollori e DSP Lezione

11 ADC di ipo SigmaDela La presenza di un anello di reroazione fa sì che il sisema si pori in equilibrio solo quando la ensione in ingresso all inegraore è nulla in media. Queso accade quando la sequenza di bi prodoa dal ADC ha media pari alla ensione presene in ingresso X. Il filro passa basso digiale in uscia esrae il valore medio della sequenza e lo rende disponibile come parola di uscia a n bi. Il numero di bi finale può essere anche relaivamene elevao (fino a 20). Simone Buso Microconrollori e DSP Lezione ADC di ipo SigmaDela Il converiore sigma dela sfrua il principio del sovracampionameno. Il converiore ADC inerno produce una sequenza di bi a frequenza molo ala, mole vole maggiore della banda del segnale di ingresso. Il faore di sovracampionameno può variare da alcune ceninaia ad alcune migliaia. I converiori sigma dela lavorano quindi a frequenze molo elevae (ceninaia di MHz). Queso permee di oenere oimi rappori segnale rumore, anche se il campionaore inerno è solo a 1 bi. Simone Buso Microconrollori e DSP Lezione

12 ADC di ipo SigmaDela Il recupero dell informazione associaa al segnale richiede un filro passa basso (LPF), che viene realizzao in modo digiale e inegrao nel converiore sesso. In queso modo la gran pare (fino al 90%) dell area di silicio richiesa dall ADC è occupaa da circuii di ipo digiale. Inolre, i componeni analogici impiegai nel converiore possono avere caraerisiche non molo spine, il che riduce sensibilmene il coso di queso ipo di ADC. Simone Buso Microconrollori e DSP Lezione ADC di ipo SigmaDela Per meglio illusrare il principio di funzionameno del converiore A/D sigma dela è possibile ricorrere alla simulazione s u> s0.001 Scope Display Modello semplificao del converiore sigma dela oenuo con Simulink. Simone Buso Microconrollori e DSP Lezione

13 ADC di ipo SigmaDela Negli ADC sigma dela si riduce la complessià delle pari analogiche, complicando le pari digiali per oenere le presazioni volue. I circuii digiali sono però meno ingombrani e quindi più economici da produrre. Anche con filri digiali di modesa complessià è possibile sineizzare un numero di bi finale piuoso alo, ricorrendo a livelli elevai di sovracampionameno (es: 10 bi con faori di sovracampionameno dell ordine del migliaio). Le frequenze di conversione possono arrivare a qualche ceninaio di khz. Simone Buso Microconrollori e DSP Lezione ADC muli sadio con pipeline Recenemene, alle archieure di base vise finora si vanno affiancando archieure più complesse, di ipo mulisadio. Il converiore viene cioè cosruio collegando in serie o in parallelo sruure semplici, i.e. a pochi bi, realizzae secondo gli schemi visi. Paricolarmene usae sono le organizzazioni di ipo flash e quelle SAR. Nelle combinazioni in serie vengono spesso usae pipeline, per abbreviare i empi di conversione. Simone Buso Microconrollori e DSP Lezione

14 ADC muli sadio con pipeline X S/H 4 bi SAR A/D 4 bi DAC S/H 4 bi SAR A/D 4 bi DAC S/H 4 bi SAR A/D 4 MSB 4 bi 4 LSB Regisro del risulao e logica di conrollo Y Esempio di converiore A/D a 12 bi di ipo SAR oenuo con una pipeline a 3 sadi e 3 ADC a 4 bi. Simone Buso Microconrollori e DSP Lezione ADC muli sadio con pipeline Un ADC a pipeline scompone la conversione di un campione in fasi successive (e.g. 3). Ad ogni inizio conversione il primo sadio comincia a produrre i 4 MSB del nuovo dao. Simulaneamene, lo sadio successivo convere i bi inermedi del campione acquisio al passo precedene, menre l ulimo sadio convere gli LSB del campione acquisio due passi prima. Trascurando i riardi dei blocchi S/H, l ADC complea la conversione di un dao in 1/3 del empo richieso da un SAR a 12 bi. Simone Buso Microconrollori e DSP Lezione

15 ADC muli sadio con pipeline Rispeo ad un ADC SAR a 12 bi, lo schema a pipeline compora un moderao incremeno di complessià (coso) perché richiede in più solo due S/H e un po di logica di conrollo (che cosa molo poco). Offre, in compenso, un empo di conversione che è mediamene pari a 1/3 della soluzione senza pipeline (la frequenza di Nyquis quindi riplica). Come ui i sisemi a pipeline, funziona bene solo se viene alimenao con coninuià, cosa che comunque non è difficile da oenere. Simone Buso Microconrollori e DSP Lezione ADC muli sadio di ipo Flash X S/H 4 bi Flash A/D 4 bi DAC 4 bi Flash A/D 4 bi DAC 4 bi Flash A/D 4 MSB 4 bi 4 LSB Regisro del risulao e logica di conrollo Y Esempio di converiore A/D a 12 bi di ipo Flash oenuo con 3 ADC Flash a 4 bi. Aenzione: non è uno schema a pipeline, le 3 unià lavorano in parallelo sullo sesso dao. Simone Buso Microconrollori e DSP Lezione

16 ADC muli sadio di ipo Flash Sebbene le 3 unià Flash operino insieme sullo sesso dao, i empi di conversione di una soluzione mulisadio sono sempre maggiori di quelli di una soluzione a singolo sadio (a causa dei riardi nella caena). Tuavia, i empi rimangono in assoluo molo bassi e il risparmio di componeni analogici (quindi di area, di poenza consumaa e di coso) è molo consisene. Ad esempio, il circuio a 3 sadi con 12 bi richiede solo 45 comparaori analogici, conro i 4095 della soluzione a sadio singolo! Simone Buso Microconrollori e DSP Lezione ADC muli sadio di ipo Flash Recenemene, si sanno diffondendo soluzioni di ipo Flash muli sadio con pipeline, simili a quelle discusse nel caso degli ADC SAR. L uso delle pipeline permee di rilassare le specifiche richiese alle componeni analogiche delle singole unià e, come abbiamo viso, inroduce un aggravio di coso relaivamene piccolo (per l aggiuna dei S/H e della logica di conrollo). Quesi converiori garaniscono frequenze di conversione comunque molo elevae, dell ordine di alcune decine di MHz. Simone Buso Microconrollori e DSP Lezione

17 Esempio: Philips LP2129 ADC SAR, 10 bi, 400 ks/s. Simone Buso Microconrollori e DSP Lezione Esempio: Microchip dspic30f ADC SAR, 10 bi, 500 ks/s Simone Buso Microconrollori e DSP Lezione

18 Esempio: Infineon XC167 ADC SAR, 10 bi, 390 ks/s Simone Buso Microconrollori e DSP Lezione Esempio: Inel 8XC196MC ADC SAR, 10 bi, 100 ks/s Caraerisiche dell ADC. Simone Buso Microconrollori e DSP Lezione

19 Esempio: Analog Devices ADMC401 ADC SAR, 12 bi, 500 ks/s Schema a blocchi dell ADC del DSP ADMC 401 di Analog Devices. Simone Buso Microconrollori e DSP Lezione Esempio: Microchip PIC18FXX2 ADC a 10 bi, 50 ks/s, ipo non precisao Simone Buso Microconrollori e DSP Lezione

20 Uso dei converiori A/D Non sempre i cosruori forniscono una caraerizzazione complea dei converiori A/D preseni a bordo di mc o DSP. Spesso è necessario provvedere ad una analisi preliminare delle presazioni del converiore, valuandone la linearià, gli errori di offse, di guadagno Quesa fase è molo imporane per le applicazioni di signal processing o conrollo real ime. E essenziale che il seup di es che si usa sia adeguao alla precisione richiesa alle misure. Simone Buso Microconrollori e DSP Lezione Uso dei converiori A/D Il campionameno e la conversione A/D di grandezze analogiche consenia dalle unià ADC preseni a bordo di microconrollori e DSP ampliano di molo le possibili applicazioni. Divena infai possibile realizzare: 1. misuraori di grandezze analogiche (emperaura, pressione, concenrazione di gas, ); 2. sisemi di conrollo digiale a caena chiusa per la regolazione delle grandezze analogiche rasdoe. Simone Buso Microconrollori e DSP Lezione

21 Uso dei converiori A/D Il primo ambio applicaivo richiede di norma la realizzazione di circuii analogici per il condizionameno del segnale e la realizzazione di firi numerici. Nel secondo ambio, invece, si aggiunge a quano deo sopra anche la progeazione di regolaori a empo discreo per i sisemi di ineresse. Le quesioni di ordine eorico e praico discusse nelle lezioni 12 e 13 giocano un ruolo deerminane in enrambi i casi. Simone Buso Microconrollori e DSP Lezione