POLITECNICO DI MILANO

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1 POLITECNICO DI MILANO CENTRO PER LO SVILUPPO DEL POLO DI CREMONA Corso di Laurea Ingegneria INFORMATICA LABORATORIO DI FONDAMENTI DI ELETTRONICA Anno --- Semesre Eserciazione n Si consideri il conaore preseabile binario con doppio segnale di clock per il coneggio crescene e coneggio decrescene realizzao in ecnologia CMOS, sigla commerciale 0B (CMOS/MOS Preseable Up/Down Couners Dual Clock wih Rese). Si desidera progeare, realizzare e verificare sperimenalmene il funzionameno di un divisore di frequenza per. Si dispone alresì del circuio inegrao CMO/MOS AND Gae 0B che è cosiuio da re pore AND a re ingressi ciascuna (Triple Inpu And Gae - High Volage Types 0 V Raing). Ciò premesso, si desidera: deerminare analiicamene, progeare e verificare sperimenalmene il funzionameno correo del conaore come divisore di frequenza per, avendo a disposizione un segnale di clock di frequenza f CK = 00 Hz e V PP = V duy cycle 0%; rilevare sperimenalmene, con leura sull oscilloscopio viruale, il diagramma emporale (deo cronogramma) del segnale di clock correlao al segnale di uscia prelevao dal pin relaivo allo sao di ; J CLOCK DOWN V SS 0 V DD = V J BORROW TC D CARRY TC U P ENABLE J J

2 LA DIVISIONE DI FREQUENZA Nelle applicazioni di eleronica digiale è abbasanza frequene la necessià di disporre di segnali squadrai periodici, ad esempio per la sincronizzazione di rei sequenziali; ali segnali si possono caraerizzare in primo luogo per il valore della frequenza e per il ciclo uile (duy cicle), definio come il rapporo ra la duraa del livello alo e l inero periodo. La figura illusra quesa definizione. T H = duraa livello ALTO T L = duraa livello BASSO T O = Periodo f O = frequenza f O = /T O T H T L ciclo uile: H T O dc% = TH + TL Segnali di queso genere vengono prodoi con circuii dei mulivibraori asabili, o, nei casi in cui è richiesa una paricolare sabilià della frequenza, con circuii che sfruano le proprieà di un oscillaore al quarzo. Spesso la frequenza generaa da quesi disposiivi risula più elevaa di quella occorrene per la ree digiale o per alcune sue pari, perano sorge la necessià di produrre, a parire da un segnale digiale periodico di elevaa frequenza, un segnale dello sesso ipo, ma di frequenza più bassa; quesa operazione viene chiamaa divisione di frequenza ed i circuii che la eseguono divisori di frequenza. Un flip-flop T, il cui ingresso venga manenuo cosanemene ALTO ed a cui sia applicao un segnale di clock periodico, genera all uscia Q un segnale digiale il cui periodo si complea ogni due impulsi di clock; in paricolare, come evidenziao in figura, il livello all uscia si maniene BASSO per un inero periodo del clock e ALTO per uo il successivo. Si conclude, dunque, che ale bisabile si presa bene ad essere impiegao come divisore per della frequenza e genera, indipendenemene dal ciclo uile del segnale che lo piloa, un nuovo segnale con dc% = 0%; anche quesa seconda presazione può essere imporane in deerminai casi praici. T C K con ciclo uile basso Segnale su Q con dc% = 0% C K con ciclo uile elevao In ogni caso è T O = T CK ed f O =(/) f CK V CC T CK Q Esendere la funzione di divisore del flip-flop ipo T è banale: se si usa il segnale all uscia Q come clock per un alro flip-flop idenico, l uscia di ques ulimo dimezzerà la frequenza del proprio clock e, quindi, produrrà un segnale con frequenza pari a ¼ di quella del segnale di parenza; nauralmene anche il ciclo uile del nuovo segnale, così prodoo, sarà pari al 0%; se si (figura ) prolunga la caena dei bisabili collegai in queso modo, si oengono i segnali aveni frequenze soomuliple di quella originaria, secondo le poenze di (/, /, /, /). Il disposiivo che si oiene viene chiamao divisore di frequenza a propagazione (ripple frequency divider) Segnale su Q con dc% = 0%

3 Divisore per un inero qualunque: Se si esamina il diagramma emporale di un divisore come quelli sopra discussi, si può osservare che esso presena, nel suo complesso, un andameno di ipo ripeiivo; in paricolare, dopo un numero di impulsi di clock pari al rapporo di divisione della frequenza (dopo impulsi per un divisore per, per un divisore per, per un divisore per ), ui i flip-flop riprendono lo sao di parenza; inolre si osserva che in queso inervallo di empo nessuna combinazione di livelli di uscia compare più di una vola ed infine che l uscia del flip flop più lonano dal segnale di ingresso cambia sao una sola vola per ciclo, esaamene a meà ciclo. In base a quese osservazioni si può facilmene immaginare un meodo per oenere divisori di frequenza per numeri diversi dalle poenze di. È sufficiene, per queso: realizzare un divisore a propagazione, con un numero di bisabili ale da realizzare la divisione per la prima poenza di al di sopra del rapporo di riduzione richieso (ad es., per dividere la frequenza per si realizza un divisore per, con re flip-flop; per dividere per 0 o per o per si realizza un divisore per, con quaro flip-flop); provocare, mediane i erminali asincroni di CLEAR l azzerameno di ui i bisabili dopo il numero prefissao di impulsi di clock; in queso modo, se si vuole dividere la frequenza base per N, l uscia del flip-flop più lonano dal clock compirà un solo ciclo ogni N impulsi del clock, fornendo così la divisione di frequenza richiesa, come mosrao in figura a per il caso di una divisione per ; l aivazione del CLEAR al momeno opporuno si oiene facilmene con una pora in grado di riconoscere la prima combinazione di uscia che si vuole eliminare dal ciclo del divisore. Nell esempio di figura, se non fosse inervenuo il Clear, dopo il seso impulso di clock si avrebbe avuo la combinazione =, =, = 0, facilmene idenificabile, per esempio, con una pora AND che realizzi la funzione ; è, quindi, sufficiene collegare l uscia di ale pora ai erminali di Clear di ui i flip-flop del divisore per oenere il loro azzerameno ogni impulsi di clock. Il circuio è mosrao nella figura b. In figura b è mosrao lo schema di principio di un divisore di frequenza per realizzao con i flip flop JK conenui nell inegrao della serie realizzao in ecnologia TTL. Gli ingressi di J e K sono collegai a livello alo; le uscie Q sono collegae ai erminali di clock, menre i erminali di CLEAR devono essere collegai ad una linea comune che sarà piloaa dalla pora che comanda l azzerameno. Poiché i erminali di CLEAR, in queso caso sono aivi BASSO, sarà necessario l uilizzo di una pora NAND. Per idenificare i collegameni degli ingressi di quesa pora, conviene racciare il cronogramma delle uscie enendo presene che i flip-flop sono sincronizzai sul frone di discesa (maser-slave), come mosrao in figura a e in figura b. Il cronogramma evidenzia che la prima combinazione da eliminare è =, = 0, =, perciò la pora dovrà ricevere agli ingressi le variabili, e. Lo schema circuiale complessivo è mosrao in figura b. I circuii divisori di frequenza per numeri diversi dalle poenze di forniscono all uscia un segnale con la frequenza richiesa, ma con un ciclo uile diverso dal 0%; per alcune applicazioni, invece, un ale ciclo uile può risulare necessario. Il raggiungimeno di queso obieivo è molo semplice in ui i casi in cui il rapporo di divisione della frequenza richieso è pari; in quesi casi si realizza un divisore con rapporo dimezzao rispeo alla richiesa (ad esempio un divisore per se il rapporo richieso è 0), poi lo si fa seguire da un flip-flop singolo che realizza l uleriore divisione per e pora il ciclo uile al 0%.

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5 TABELLA OPERATIVA FUNZIONALE PHILIPS HEF 0B Bi Synchronous Up/Down Binary Couner (CMOS/MOS Preseable Up/Down Couners Dual Clock wih Rese) Clock UP Clock DOWN P ENABLE AZIONE 0 Coun UP 0 No Coun 0 Coun DOWN 0 No Coun X X 0 0 P X X X Piedinaura dell inegrao HEF 0B J CLOCK DOWN V SS 0 V DD J BORROW TC D CARRY TC U P ENABLE J J Schema di principio dei collegameni necessari per l uilizzo dell inegrao HEF 0B come divisore di frequenza per. 0 V DD Rese