Modulo Politecnico di Torino Facoltà dell Informazione Elettronica delle telecomunicazioni Anelli ad aggancio di fase (PLL) B6 - Demodulatori e sincronizzatori» FSK, PSK, PAM» recupero dati/clock (CDR)» sincronizzazione del clock» esercizi Contenuti del Gruppo B Principio di funzionamento del PLL Schema a blocchi, ordine, parametri, errore di fase, Circuiti per PLL Demodulatori di fase, circuiti a pompa di carica VCO e rumore di fase Applicazioni Demodulatori AM, FM, FSK, PSK Sintetizzatori interi e frazionari, sintesi digitale diretta (DDS) data recovery e sincronizzazione clock Laboratorio 3 e 4: Campi di cattura e mantenimento, sintetizzatore frazionario - 1-2 Contenuti di questa lezione (B6) Demodulatori PSK Demodulatori PSK aggancio di segnali modulati in fase trasmissioni seriali veloci Risincronizzazione del clock moltiplicatori di frequenza, sincronizzazione con DLL Esercizi Riferimenti nel testo Sincronizzatori e separatori dati/clock 3.7.3 moltiplicazione e risincronizzazione del clock 3.7.6 Modulazioni PSK portante/modulazione sincrona salto di fase 180-3 - 4 Demodulatori coerenti per PSK Demodulatore PSK coerente - segnali Per fare demodulazione coerente occorre agganciare con il PLL un modulato in fase Se la fase varia continuamente, come agganciare in fase? Rimuovere la modulazione» con rotazione 2π/N elevare a N» aggancio su frequenza x N Sfruttare caratteristiche particolari della modulazione» transizioni sempre presenti in posizione fissa» esempio per PSK - 180 Modulazione modulato transiszioni finestra per trans fisse transizioni fisse sincrono freq doppia demodulato - 5-6 Page 1 2003 DDC 1
Demod. PSK - schema a blocchi Demodulatore a integrazione Ricavare le transizioni fisse agganciare con VCO a frequenza doppia ricavare sfasato di π/2 campionare l ingresso Problemi del campionamento utilizza una parte minima del» quantizzazione a 1 bit» valore a un solo istante di tempo perdita di informazioni sensibile al rumore Altre soluzioni XOR e media sul periodo» solo errore di quantizzazione prodotto ( di riferimento) x ( analogico), integrato su un periodo, con valutazione finale del segno» usa tutta l informazione in ampiezza e in tempo - 7-8 Moltiplicazione del clock Moltiplicatore di clock Difficoltà di distribuzione di clock veloci ritardi, skew Zone sincrone di dimensioni limitate Clock di piastra e clock di chip Scambio di informazioni tra zone asincrone errori per violazione di hold e setup (metastabilità) come far parlare zone con clock diverso? Moltiplicatori di clock a PLL unico riferimento di frequenza clock a frequenze diverse, in relazione di fase nota Sintetizzatore di frequenza: frequenza interna (chip) indipendente da esterna (piastra) relazione di fase nota tra i vari clock - 9-10 Effetti dello skew tra i vari clock Risincronizzazione del clock Lo skew tra i diversi alberi di distribuzione del clock causa forte skew tra gruppi di dati in uscita Pilotando gli alberi di distribuzione del clock con dei PLL agganciati al clock principale si compensano i differenti ritardi, riducendo lo skew tra le varie uscite - 11-12 Page 2 2003 DDC 2
Risincronizzazione con DLL La frequenza dei clock a ritardo compensato è la stessa del clock di riferimento Non occorrono VCO, basta un elemento a ritardo variabile Il circuito è un Delay Lock Loop (DLL) Problema dello skew lo skew sposta i riferimenti temporali è il limite reale alla velocità di scambio delle informazioni Trasmissioni seriali autosincronizzanti informazioni e timing sullo stesso filo occorrono protocolli o modulazioni particolari (esempio: seriale asincrono, PSK 180 ) occorre separare dati/clock al ricevitore Tecniche CDR integrate nei componenti programmabili veloci usano PLL e DLL - 13-14 Esempio Altera Esempio Xilinx - 15-16 Esercizio B6.1 Esercizio B6.2 Primo quesito: Alimentazione a 5 V, componente CMOS determinare Kd per segnali con duty cycle del 50% Kd dipende dal duty cycle? Cosa se DC(Vi) = 30% e DC(Vo) = 40%? - 17-18 Page 3 2003 DDC 3
Esercizio B6.3 Esercizio B6.4 Effetto Doppler: Fd = Fc v/c spostamento di frequenza dovuto al moto relativo tra trasmettitore e ricevitore» v: speed of vehicle» c: speed of light» Fc: carrier frequency Banda del filtro di anello: 1/10 dell intervallo tra i canali - 19-20 Esercizio B6.5 Sommario lezione B5 Demodulatori PSK aggancio di segnali modulati in fase Risincronizzazione del clock moltiplicatori di frequenza, sincronizzazione con DLL trasmissioni seriali veloci nel punto d) usare un duty cycle del 50% per Vi Esercizi campo di mantenimento demodulatori di fase demodulatore AM - 21-22 Esercitazione di laboratorio B Gruppo B: PLL PLL integrato tipo CD 4046: verifica dei campi di aggancio e mantenimento realizzazione di sintetizzatore Funzionamento del PLL 1) Caratteristica del VCO 2) Campo di cattura e di mantenimento Sintetizzatori 3) Moltiplicatore di frequenza (divisore con CD 4029) 4) Sintetizzatore con moltiplicazione modulo M 5) Sintetizzatore a interi M/N 6) Sintetizzatore frazionario Competenze acquisite Principio dell'aggancio in fase/frequenza e parametri principali di un PLL. Comportamento al variare della frequenza di ingresso, situazione a regime per alcuni ingressi particolari Struttura e parametri deimoduli componenti un PLL Applicazioni come demodulatore Principio della sintesi di frequenza, modulo intero e modulo frazionario Struttura e parametri dei circuiti per sintesi diretta (DDS) Applicazioni di PLL in circuiti digitali: separazione Dati/clock, risincronizzazione, moltiplicazione del clock - 23-24 Page 4 2003 DDC 4
Prossime lezioni: PLL (C - Capitolo 4) Processo di conversione A/D Convertitori D/A Convertitori A/D Convertitori speciali Laboratori 4 e (5) Prerequisiti amplificatori operazionali, filtri, interruttori MOS, BJT, diodi circuiti logici combinatori e sequenziali, teoria dei segnali Riferimenti al testo capitolo 4-25 Page 5 2003 DDC 5