SISTEMI ELETTRONICI. SisElnE2 20/03/ DDC/MZ 1. Ingegneria dell Informazione. Obiettivi del gruppo di lezioni E. Modulo

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1 iselne2 2/3/27 Ingegneria dell Informazione Obiettivi del gruppo di lezioni E Modulo ITEMI EETTONICI E - CICUITI OGICI E2 - Elementi di memoria e Flip-Flop - Flip-Flop base - Esempi di flip-flop e registri - Comportamento dinamico Circuiti combinatori» Circuiti combinatori con struttura resistenza-interruttore» Circuiti combinatori con struttura interruttore-interruttore» erivazione di semplici funzioni logiche» itardi e consumo Circuiti sequenziali» Esempi di flip-flop e registri» Comportamento dinamico dei flip-flop» Esempi di circuiti sequenziali: registri, contatori, shift» Macchine a stati finiti (FM) aboratorio su circuiti sequenziali Esercizi su circuiti logici 2/3/27 - iselne2-25 C/MZ 2/3/27-2 iselne2-25 C/MZ Contenuti di questa lezione (E2) Circuiti combinatori e sequenziali Elemento base di memoria Vari tipi di flip-flop et-eset con abilitazione master-slave pecifiche di temporizzazione ritardi set-up, hold, frequenza massima iferimenti al testo (Jaeger-Blalock) Cap 7.7 Circuiti combinatori: uscite(t ) funzione solo degli ingressi applicati a t = t OUT C (t ) = f(in(t ), IN2(t ),...,INm(t )) realizzabili con porte logiche (NOT, AN, O, ) Circuiti sequenziali: uscite(t ) funzioni degli ingressi correnti e della storia precedente (t = t -, t -2,...) OUT C (t ) = f(in(t ), IN2(t ),...,INm(t ), IN(t - ), IN2(t - ),...,INm(t - ), IN(t -2 ), IN2(t -2 ),...,INm(t -2 ),. ) evono contenere elementi di memoria: Flip Flop 2/3/27-3 iselne2-25 C/MZ 2/3/27-4 iselne2-25 C/MZ Elemento base di memoria Flip-flop et eset Anello di inverter uscita A = ingresso B uscita B = ingresso A Ai Bo A B Ao Bi Per forzare l anello in o occorre inserire comandi esterni da anello di inverter a anello di NO Punto di funzionamento incrocio delle trascaratteristiche ue stati stabili» : Ao =, Bo =» : Ao =, Bo = Ao/Bi Ai/Bo EET b a ET comandi ET e EET (attivi a ) uscite a e b EET ET a b 2/3/27-5 iselne2-25 C/MZ 2/3/27-6 iselne2-25 C/MZ 25 C/MZ

2 iselne2 2/3/27 Genesi del flip-flop et eset - FUNZIONAMENTO E FF- - a Anello di porte NO Con ingressi ET e EET a si comportano da inverter ue stati stabili: (a =, b = ), (a =, b = ) EET ET Portando a uno degli ingressi ET o EET l anello viene forzato in o» =, = : a =, b =» =, = : a =, b =» =, = : mantiene a e b precedenti» =, = : le due uscite non sono complementari a b a # a = = b u NO # a = qualunque sia lo stato di b A CONFIGUAZIONE =, = FOZA a = E b = b 2/3/27-7 iselne2-25 C/MZ 2/3/27-8 iselne2-25 C/MZ FUNZIONAMENTO E FF- - b FUNZIONAMENTO E FF- - c = = # a b a b = = # (T-) a b a n(t-) a - b - b u NO b = qualunque sia lo stato di a A CONFIGUAZIONE =, = FOZA a = E b = E UCITE IPENONO AI VAOI PECEENTI I E n: VIENE MANTENUTO O TATO PECEENTE a E b ONO EMPE COMPEMENTAI A CONFIGUAZIONE =, = E ETTA I MEMOIA 2/3/27-9 iselne2-25 C/MZ 2/3/27 - iselne2-25 C/MZ FUNZIONAMENTO E FF- - d ommario Flip-Flop et eset = = # E UCITE EI UE NO ONO ENTAMBE NON È PIÙ VEO CE a = not (b) =, = VIOA A COMPEMENTAIETÀ EE UE UCITE NON A UEEMO MAI E A CIAMEEMO CONFIGUAZIONE VIETATA (TATO POIBITO) a b a a - b - b Condizioni di comando =, = : a =, b = =, = : a =, b = Condizione di memoria =, = : mantiene a e b precedenti Condizione non permessa =, = le due uscite assumono lo stesso stato 2/3/27 - iselne2-25 C/MZ 2/3/27-2 iselne2-25 C/MZ 25 C/MZ 2

3 iselne2 2/3/27 Flip-flop et eset Altra genesi del Flip-flop et eset imbolo funzionale Nelle condizioni di comando e memoria: a= b* l uscita è unica ET EET * Il segnale viene invertito due volte per diventare n, Applicando n sul secondo ingresso di #, si genera una reazione positiva. a condizione, genera uscite non complementari deve essere evitata con reti combinatorie esterne al FF - * * - # n 2/3/27-3 iselne2-25 C/MZ 2/3/27-4 iselne2-25 C/MZ Altra genesi del Flip-flop et eset Altra genesi del Flip-flop et eset Apriamo, per ipotesi di lavoro, il collegamento di reazione: il circuito diventa combinatorio, ed è analizzabile con i normali metodi. Nasce un nuovo ingresso (F si aggiunge ad ed ), mentre restano due uscite ( e n) icolleghiamo la reazione positiva, Utilizziamo della tabella della verità solo le righe che contengono n=f, Eliminiamo F # F n F n F n F n n 2/3/27-5 iselne2-25 C/MZ 2/3/27-6 iselne2-25 C/MZ Altra genesi del Flip-flop et eset a FF- di NO a FF- di NAN Per convenzione, si mantengono solo le righe che presentano = n n due possibili condizioni per e n: le uscite mantengono il valore precedente (config. di memoria) si forza ad (config. di set) si forza a (config. di reset) configurazione proibita più concisamente: - MEMO ET EET n n n ET* EET* * n 2/3/27-7 iselne2-25 C/MZ 2/3/27-8 iselne2-25 C/MZ 25 C/MZ 3

4 iselne2 2/3/27 a FF- di NO a FF- di NAN Flip-flop diagramma temporale Il di NAN ha comandi ET e EET attivi a Condizione di memoria:, Condizione proibita:, ET* EET* * * * * - * - Esempio All inizio lo stato del FF non è noto Comandi ET o EET ripetuti non cambiano lo stato uscita commuta sempre OPO il comando all ingresso ET EET _ EET / \ / \ / \ / \ / \ ET / \ / \ / \???\ / \ / \ / \ *???/ \ / \ / \ / * 2/3/27-9 iselne2-25 C/MZ 2/3/27-2 iselne2-25 C/MZ iagramma temporale del FF - TEMPITICA E FF - # ET* * : ITAO I # 2 : ITAO I # n EET* 2 n n T2 T T3 T4 n ET MEMOIA EET POIBITO = n =!!!! T = ; T2 = + 2 T3 =? T4 =? UAE È A UATA MINIMA E IMPUO U o? 2/3/27-2 iselne2-25 C/MZ 2/3/27-22 iselne2-25 C/MZ Esempio con : anti-rimbalzo Circuiti asincroni e circuiti sincroni UANO I EVIATOE COMMUTA, I CONTATTO IMBAZA PIÙ VOTE ANO OIGINE A TANIZIONI MUTIPE Il FF- può cambiare stato in qualunque momento: circuito asincrono Il FF cambia stato quando riceve un comando: è un circuito asincrono. A B OUT I EGNAE OUT A UNA INGOA COMMUTAZIONE V A PU PU2 A B * OUT Esistono altri circuiti di memoria che valutano gli ingressi e fanno variare le uscite solo in corrispondenza di un segnale di abilitazione o di clock: circuiti sincroni I FF descritti nel seguito hanno comandi di abilitazione, che determinano quando l uscita può cambiare stato: sono circuiti sincroni I segnali nei circuiti sincroni sono discreti nel tempo (campionati) 2/3/27-23 iselne2-25 C/MZ 2/3/27-24 iselne2-25 C/MZ 25 C/MZ 4

5 iselne2 2/3/27 Flip-Flop ATC egnali nel Flip-Flop latch Il FF- riceve i comandi / solo quando E = Il circuito è un latch: E = =, =: l uscita è legata agli ingressi (stato trasparente, transparent mode) E = =, = l uscita non commuta (stato di memoria, latched mode) E E FF- con ET e EET abilitati da un comando E E = : comportamento di un normale FF tipo E = : forza la condizione di memoria» eventuali comandi et o eset sono ignorati _ EET / \ / \ / \ / \ / \ ET / \ / \ / \ E \ / \ / \???\ / \ / \ / *???/ \ / \ / \ 2/3/27-25 iselne2-25 C/MZ 2/3/27-26 iselne2-25 C/MZ atch atch diagramma temporale ingolo ingresso: Comando EET ricavato come ET* imane l abilitazione E E = : condizione di trasparenza, (t) = (t) E = : condizione di memoria, (t-) = (t-) E E E = trasparenza (l ingresso passa sull uscita) E = memoria uscita commuta sempre OPO la variazione all ingresso E / \ / \ / \ E / \ / \ /???????/ \ / \ / \ *???????\ / \ / \ / 2/3/27-27 iselne2-25 C/MZ 2/3/27-28 iselne2-25 C/MZ Comandi asincroni Comandi P/C: diagrammi temporali Comandi che intervengono dopo l abilitazione: Clear, Preset Agiscono in modo indipendente da abilitazione e clock E PEET CEA E PEET P C CEA, sono attivi se E =, bloccati da E = Clear, Preset sono sempre attivi / \ / \ / \ / \ / \ / \ / \ E / \ PEET / \ _ CEA / \ / \???\ / \ / \_ 2/3/27-29 iselne2-25 C/MZ 2/3/27-3 iselne2-25 C/MZ 25 C/MZ 5

6 iselne2 2/3/27 Flip-flop Master-lave Flip Flop Master-lave tipo Cascata di FF latch con abilitazione complementare (clock e *) Unico ingresso = = * = abilita il primo latch e blocca il secondo Master trasparente lave in memoria = blocca il primo latch e abilita il secondo Master in memoria lave trasparente Viene memorizzato il dato presente all ingresso in corrispondenza della transizione del clock MATE AVE n 2/3/27-3 iselne2-25 C/MZ 2/3/27-32 iselne2-25 C/MZ iagrammi per Master-lave Flip Flop dual edge imbolo del -FF empre un master-slave Porta su il valore presente su al momento della transizione del clock Non ha stato trasparente ATA CO CO / \ / \ / \ / \ / \ / ATA / \ / \???\ / \ / \ *???/ \ / \ / * OUT Comportamento simile a master/slave: non ha condizione di trasparenza ifferenze: campiona su entrambi i fronti del clock freq. dati = 2 x freq. Clock (: ouble ata ate) riduce il consumo» minor numero di transizioni sul clock = = 2/3/27-33 iselne2-25 C/MZ 2/3/27-34 iselne2-25 C/MZ iagrammi per Flip-flop e latch imile al -FF, ma entrambe le trasizioni del clock sono attive Cadenza dati raddoppiata consumo dinamico ridotto ATA CO * OUT CO / \ / \ / \ / \ / \ / ATA / \ / \???\ / \ / \ atch stato di trasparenza per E = stato di memoria per E = memorizza (E ) FF (master-slave) l uscita commuta solo sulle transizioni del clock memorizza ( ) E I comandi E oppure possono essere invertiti 2/3/27-35 iselne2-25 C/MZ 2/3/27-36 iselne2-25 C/MZ 25 C/MZ 6

7 iselne2 2/3/27 incronizzazione dei FF ifferenze tra master-slave e latch UATTO TIPI I FF: ATC EGE-TIGGEE POITIVE NEGATIVE POITIVE NEGATIVE tesso ingresso, uscita latch e uscita master-slave Clock = Enable* / \ / \ / \ / E E E / \ / \ / \ / (latch)??? / \ / \ / \ / ATC (ENIBIE A IVEO) UCITA CAMBIA UANTE A FAE TAPAENTE (E = ) EGE-TIGGE (ENIBIE A FONTE) UCITA CAMBIA U FONTE E CO \ / \ / \ / \ (mast-sl)?????????\ / \ 2/3/27-37 iselne2-25 C/MZ 2/3/27-38 iselne2-25 C/MZ -FF: ingressi asincroni FIP FOP JK (*) COMANI INIPENENTI A CO (AINCONI) PEET ET AINCONO FOZA =, n = CEA EET AINCONO FOZA =, n = P n C In questo esempio Preset (P) e Clear (C) sono attivi bassi (comando dato dallo ) I FIP FOP JK A UE INGEI I ATO (J, K) E UTIIZZA A CONIZIONE NON PEMEA Condizione di memoria J K J K n J K - - * * * - - MAI ATTIVAE CONTEMPOANEAMENTE PEET E CEA! per J,K =, l uscita commuta a ogni colpo di clock Condizioni di comando dell uscita 2/3/27-39 iselne2-25 C/MZ 2/3/27-4 iselne2-25 C/MZ EECIZIO: FIP FOP JK (*) Contenuti di questa lezione (E2) I FF- JK I PUO EAIZZAE PATENO A UN FF- J K * - * - * - - J K n n Elemento base di memoria Vari tipi di flip-flop et-eset con abilitazione master-slave pecifiche di temporizzazione itardo di propagazione Tempi di set-up e di hold, Frequenza massima 2/3/27-4 iselne2-25 C/MZ 2/3/27-42 iselne2-25 C/MZ 25 C/MZ 7

8 iselne2 2/3/27 itardi di propagazione Timing per -FF ITAI TA INGEI I CO, ATI, COMANI AINCONI E E UCITE e n: ; n ; ; n ; ; n t U t t P n Inizio dei comandi di ET o EET al master Fine dei comandi al master, inizio dei comandi allo slave I comandisisono propagati lungo tutto l anello del FF, e l uscita cambia stato 2/3/27-43 iselne2-25 C/MZ 2/3/27-44 iselne2-25 C/MZ Errori di temporizzazione Vincoli di temporizzazione per -FF COA UCCEE E CAMBIA U FONTE E CO? n? ingresso cambia in corrispondenza della transizione attiva del clock? uscita si porta a un valore non definito (tra Vh e Vl) o oscilla, anche per lungo tempo Perchè il FF cambi stato in modo stabile la variazione di stato deve propagarsi lungo tutto l anello i comandi ET e EET devono avere una durata minima Nel -FF comandi ricavati dall ingresso e da margine tra e per avere / minimi:» Tempo di setup (tsu), Tempo di hold (th) pecifiche analoghe per i comandi asincroni itardo nella commutazione delle uscite: Tempo di propagazione (tp) () e () hanno durate minime eterminano la frequenza massima per 2/3/27-45 iselne2-25 C/MZ 2/3/27-46 iselne2-25 C/MZ pecifiche di temporizzazione Frequenza operativa limite FF tipo e latch: per un cambiamento di stato stabile il comando (o ) deve tornare all ingresso della porta comandata» ritardo = 2 t P durata minima dei comandi e o dell abilitazione E: 2 t P FF master-slave tipo margine tra variazioni dell ingresso e fronti del clock» deve generare comandi, interni > 2t P» tempi di setup e di hold, durata minima del clock ( e )» Frequenza massima di Clock a durata minima del Clock e i tempi di salita/discesa limitano la cadenza di commutazione dell uscita E la massima frequenza operativa del circuito circuito operativo t min, t min per operativo non operativo t 2/3/27-47 iselne2-25 C/MZ 2/3/27-48 iselne2-25 C/MZ 25 C/MZ 8

9 iselne2 2/3/27 ommario ezione E2: domande di riepilogo Elemento base di memoria anello di inverter FF - Vari tipi di flip-flop con abilitazione master-slave», JK pecifiche di temporizzazione ritardi set-up, hold» frequenza massima Nella condizione di trasparenza un registro ha l uscita sempre a ha l uscita sempre a riporta in uscita lo stato dell ingresso mantiene lo stato precedente, anche se l uscita varia uante porte NAN a 2 ingressi servono per realizzare un -FF (master-slave)? Il -FF ha una condizione di trasparenza? In un -latch se =, EN=, PEET=, =? Tracciare per un -FF con collegato a * Cosa sono i tempi di setup e di hold?. 2/3/27-49 iselne2-25 C/MZ 2/3/27-5 iselne2-25 C/MZ Prossima lezione Gruppi di FF con comandi comuni ( o E) egistri paralleli (PIPO) egistri a scorrimento (IO, PIO, IPO) ivisori di frequenza Contatori asincroni e sincroni Macchina a stati finiti (FM) Analisi e semplici progetti di FM temporizzate iferimenti nel testo: 2/3/27-5 iselne2-25 C/MZ 25 C/MZ 9