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1 iselne2bis /7/24 Ingegneria dell Informazione Modulo ITEMI EETTONICI E - UCIDI COMPEMENTAI EDE DI IVEA - AA 22-3 E2 - Elementi di memoria e Flip-Flop - Flip-Flop base - Esempi di flip-flop e registri - Comportamento dinamico 7-Jan-4 - Obiettivi del gruppo di lezioni E Circuiti combinatori» Circuiti combinatori con struttura resistenza-interruttore» Circuiti combinatori con struttura interruttore-interruttore» Derivazione di semplici funzioni logiche» itardi e consumo Circuiti sequenziali» Esempi di flip-flop e registri» Comportamento dinamico dei flip-flop» Esempi di circuiti sequenziali: registri, contatori, shift» Macchine a stati finiti (FM) aboratorio su circuiti sequenziali Esercizi su circuiti logici 7-Jan-4-2 Contenuti di questa lezione (E2) Elemento base di memoria Vari tipi di flip-flop et-eset con abilitazione master-slave pecifiche di temporizzazione ritardi set-up, hold, frequenza massima iferimenti al testo (Jaeger) 9.2 (inizio), Jan-4-3 Page 22-3 DDC/MZ

2 iselne2bis /7/24 Circutiti combinatori e sequenziali I circuiti combinatori forniscono un uscita funzione solo degli ingressi applicati all istante t OUT C (t ) = f(in(t ), IN2(t ),...,INm(t )) sono realizzabili con porte logiche (INV, AND, O, ) I circuiti in cui le uscite sono funzioni non solo degli ingressi ma anche della storia precedente (t = t -, t -2,...) sono detti sequenziali OUT C (t ) = f(in(t ), IN2(t ),...,INm(t ), IN(t - ), IN2(t - ),...,INm(t - ), IN(t -2 ), IN2(t -2 ),...,INm(t -2 ),. ) Per ricordare la storia passata i circuiti sequenziali devono contenere elementi di memoria elemento base di memoria è il Flip Flop (memoria a bit) 7-Jan-4-4 Elemento base di memoria Anello di inverter uscita A = ingresso B uscita B = ingresso A Punto di funzionamento incrocio delle trascaratteristiche Due stati stabili» : Ao =, Bo =» : Ao =, Bo = A B Ao/Bi Ai/Bo 7-Jan-4-5 Flip-flop et eset Per forzare l anello in o occorre inserire comandi esterni da anello di inverter a anello di NO EET a ET b comandi ET e EET (attivi a ) uscite a e b 7-Jan-4-6 Page DDC/MZ 2

3 iselne2bis /7/24 FUNZIONAMENTO DE FF- - a = # a a b = b u NO # a = qualunque sia lo stato di b A CONFIGUAZIONE =, = FOZA a = E b = 7-Jan-4-7 FUNZIONAMENTO DE FF- - b = = # a b a b u NO b = qualunque sia lo stato di a A CONFIGUAZIONE =, = FOZA a = E b = 7-Jan-4-8 FUNZIONAMENTO DE FF- - c = = # (T-) a b a n(t-) a - b - b E UCITE DIPENDONO OO DAI VAOI PECEDENTI DI E n. a E b ONO EMPE COMPEMENTAI A EAZIONE POITIVA MANTIENE O TATO PECEDENTE A CONFIGUAZIONE =, = E UEA DI MEMOIA 7-Jan-4-9 Page DDC/MZ 3

4 iselne2bis /7/24 FUNZIONAMENTO DE FF- - d = = # a b a b a - b - E UCITE DEI DUE NO ONO EMPE NON È PIÙ VEO CE a = not (b) =, = VIOA A COMPEMENTAIETÀ DEE DUE UCITE NON A UEEMO MAI E A CIAMEEMO CONFIGUAZIONE VIETATA (TATO POIBITO) 7-Jan-4 - Flip-flop et eset Condizioni di comando =, = : a =, b = =, = : a =, b = Condizione di memoria =, = : mantiene a e b precedenti Condizione non permessa =, = le due uscite assumono lo stesso stato 7-Jan-4 - Flip-flop et eset imbolo funzionale ET Nelle condizioni di comando e memoria: a = b* l uscita è unica a condizione, deve essere evitata con reti combinatorie esterne al FF EET * - * * - 7-Jan-4-2 Page DDC/MZ 4

5 iselne2bis /7/24 Altra genesi del Flip-flop et eset Il segnale viene invertito due volte per diventare n, Applicando n sul secondo ingresso di #, si genera una reazione positiva. # n 7-Jan-4-3 Altra genesi del Flip-flop et eset Apriamo, per ipotesi di lavoro, il collegamento di reazione: il circuito diventa combinatorio, ed è analizzabile con i normali metodi. Nasce un nuovo ingresso (F si aggiunge ad ed ), mentre restano due uscite ( e n) # F n F n 7-Jan-4-4 Altra genesi del Flip-flop et eset icolleghiamo la reazione positiva, Utilizziamo della tabella della verità solo le righe che contengono n=f, Eliminiamo F F n F n n 7-Jan-4-5 Page DDC/MZ 5

6 iselne2bis /7/24 Altra genesi del Flip-flop et eset Per convenzione, si mantengono solo le righe che presentano = n n due possibili condizioni per e n: le uscite mantengono il valore precedente (config. di memoria) si forza ad (config. di set) si forza a (config. di reset) configurazione proibita più concisamente: - MEMO ET EET n 7-Jan-4-6 Da FF- di NO a FF- di NAND n n # ET* n EET* * 7-Jan-4-7 Da FF- di NO a FF- di NAND Il di NAND ha comandi ET e EET attivi a ET* * Condizione di memoria:, EET* Condizione proibita:, * * - * * - 7-Jan-4-8 Page DDC/MZ 6

7 iselne2bis /7/24 Diagramma temporale del FF - # ET* * n EET* n ET MEMOIA EET POIBITO = n =!!!! 7-Jan-4-9 TEMPITICA DE FF - : ITADO DI # 2 : ITADO DI # 2 n n T2 T T3 T4 T = ; T2 = + 2 T3 =? T4 =? UAE È A DUATA MINIMA DE IMPUO U o? 7-Jan-4-2 Esempio con : anti-rimbalzo UANDO I DEVIATOE COMMUTA, I CONTATTO IMBAZA PIÙ VOTE DANDO OIGINE A TANIZIONI MUTIPE A B OUT V A PU PU2 A * I FF- EVITA CE I EGNAE OUT COMMUTI PIÙ VOTE B OUT 7-Jan-4-2 Page DDC/MZ 7

8 iselne2bis /7/24 CICUITI AINCONI vs. INCONI Il FF- sente continuamente gli ingressi, e puo cambiare stato in qualunque momento (circuito asincrono). E spesso utile avere circuiti di memoria che sentano gli ingressi (e facciano variare le uscite) solo in concomitanza di un segnale di sincronizzazione o clock (circuito sincrono) E I FF ENTE GI INGEI, OO UANDO E = E = FOZA A CONDIZIONE DI MEMOIA 7-Jan-4-22 CICUITI INCONI - ATC Il FF- riceve gli ingressi per tutto il tempo in cui EN = Il circuito si chiama latch e funziona in due modi: E = l uscita è legata agli ingressi (transparent mode) E = l uscita non commuta (stato di memoria, latched mode) E E 7-Jan-4-23 Flip-Flop latch e Flip-Flop D FF- con ET e EET abilitati da un comando E E = : comportamento di un normale FF tipo E = : forza la condizione di memoria» eventuali comandi o sono ignorati Comandi e ricavati da un unico segnale D» D = : =, =» D = : =, = E = : condizione di trasparenza» l uscita ripete lo stato dell ingresso D E = : condizione di memoria» Uscita = D(E = ) 7-Jan-4-24 Page DDC/MZ 8

9 iselne2bis /7/24 atch D Comando EET ricavato come ET* il FF ha un solo ingresso: D rimane l abilitazione E D D D E E 7-Jan-4-25 Comandi asincroni Comandi che intervengono dopo l abilitazione: Clear, Preset agiscono in modo indipendente da abilitazione e clock PEET PEET E E P C CEA CEA 7-Jan-4-26 Diagrammi temporali per latch-ff Effetti di E, C, P 7-Jan-4-27 Page DDC/MZ 9

10 iselne2bis /7/24 Flip-Flop Master-lave MATE AVE CK I PIMO (MATE) È ATTIVO UANDO CK =, MENTE I ECONDO (AVE) È IN MEMOIA U FONTE DI DICEA DI CK I FF MATE PAA IN MEMOIA E O AVE DIVENTA TAPAENTE, POTANDO IN UCITA I VAOE MEMOIZZATO IN UE ITANTE U MATE È UN FF DI TIPO NEGATIVE EDGE - TIGGEED 7-Jan-4-28 Flip Flop Master-lave tipo D Unico ingresso D = = * MATE AVE D n CK 7-Jan-4-29 Flip-flop Master-lave Cascata di FF latch con abilitazione complementare (clock CK)» CK = abilita il primo latch e blocca il secondo» CK = blocca il primo latch e abilita il secondo Viene memorizzato il dato presente all ingresso in corrispondenza della transizione > del clock CK 7-Jan-4-3 Page 22-3 DDC/MZ

11 iselne2bis /7/24 Flip-flop D e latch atch stato di trasparenza per E = stato di memoria per E = memorizza D(E >) FF D (master-slave) l uscita commuta solo sulle transizioni del clock memorizza D(CK >) E CK Il comando E/CK può essere invertito 7-Jan-4-3 incronizzazione dei FF UATTO TIPI DI FF: ATC EDGE-TIGGEED POITIVE NEGATIVE POITIVE NEGATIVE E E CK CK ATC (ENIBIE A IVEO) UCITA CAMBIA DUANTE A FAE TAPAENTE (E = ) EDGE-TIGGED (ENIBIE A FONTE) UCITA CAMBIA U FONTE DE COCK 7-Jan-4-32 Differenze tra D (M-) e latch Confronto tra D (master-slave) e latch 7-Jan-4-33 Page 22-3 DDC/MZ

12 iselne2bis /7/24 D-FF: INGEI AINCONI COMANDI INDIPENDENTI DA COCK (AINCONI) PEET ET AINCONO FOZA =, n = CEA EET AINCONO FOZA =, n = D CK P D n C In questo esempio P e C sono attivi bassi (comando dato dallo ) MAI ATTIVAE CONTEMPOANEAMENTE PEET E CEA! 7-Jan-4-34 FIP FOP JK (*) I FIP FOP JK A DUE INGEI DI DATO (J, K) E UTIIZZA A CONDIZIONE NON PEMEA J CK K J K n J K - - * * * - - PE J,K =, UCITA COMMUTA A OGNI COPO DI COCK 7-Jan-4-35 EECIZIO: FIP FOP JK (*) I FF- JK I PUO EAIZZAE PATENDO DA UN FF- J K - - * * * - - J CK K n n 7-Jan-4-36 Page DDC/MZ 2

13 iselne2bis /7/24 Contenuti di questa lezione (E2) Elemento base di memoria Vari tipi di flip-flop et-eset con abilitazione master-slave pecifiche di temporizzazione ritardi set-up, hold, frequenza massima iferimenti al testo (Jaeger) 9.2 (inizio), Jan-4-37 TEMPITICA DE FIP FOP DEFINIZIONE DEI ITADI TA INGEI DI COCK, DATI, COMANDI AINCONO E E UCITE: CK ; CK n ; ; n ; ; n CK D n 7-Jan-4-38 Errori di temporizzazione COA UCCEDE E D CAMBIA POPIO U FONTE DE COCK? CK D n UCITA NON I POTA A UN VAOE BEN DEFINITO; PUÒ OCIAE ANCE PE UNGO TEMPO! 7-Jan-4-39 Page DDC/MZ 3

14 iselne2bis /7/24 Vincoli di temporizzazione per D-FF Il FF ha un anello di reazione perchè cambi stato in modo stabile la variazione deve propagarsi lungo tutto l anello i comandi ET e EET devono avere una durata minima» nel D-FF i comandi sono ricavati dall ingresso D e da CK margine tra D e CK per avere / minimi: setup (tsu) mantenimento del comando /: hold (th) ritardo nella commutazione delle uscite: propagazione (tp) pecifiche analoghe per i comandi asincroni CK() e CK() minimi:» frequenza massima per CK 7-Jan-4-4 Timing per D-FF t U t D CK t P Inizio dei comandi interni di ET o EET I comandi si sono propagati lungo tutto l anello del FF, e l uscita cambia stato 7-Jan-4-4 pecifiche di temporizzazione FF tipo e latch: per un cambiamento di stato stabile il comando (o ) deve tornare all ingresso della porta comandata» ritardo = 2 t P» durata minima dei comandi e o dell abilitazione E > 2 t P FF master-slave tipo D margine tra variazioni dell ingresso D e fronti del clock» deve generare comandi, interni > 2t P» tempi di setup e di hold, durata minima del clock ( e )» Frequenza massima di Clock 7-Jan-4-42 Page DDC/MZ 4

15 iselne2bis /7/24 Frequenza operativa limite a durata minima del Clock e i tempi di salita/discesa limitano la cadenza di commutazione dell uscita E la massima frequenza operativa del circuito CK t min, t min per CK operativo t circuito operativo non operativo 7-Jan-4-43 ommario Elemento base di memoria anello di inverter FF - Vari tipi di flip-flop con abilitazione master-slave»d, JK pecifiche di temporizzazione ritardi set-up, hold» frequenza massima 7-Jan-4-44 Verifica Nella condizione di trasparenza un registro ha l uscita sempre a ha l uscita sempre a riporta in uscita lo stato dell ingresso mantiene lo stato precedente, anche se l uscita varia uante porte NAND a 2 ingressi servono per realizzare un D-FF (master-slave)? Il D-FF ha una condizione di trasparenza? In un D-latch se D=, EN=, PEET=, =? Tracciare per un D-FF con D collegato a *. 7-Jan-4-45 Page DDC/MZ 5

16 iselne2bis /7/24 Prossima lezione Gruppi di FF con comandi comuni (CK o E) egistri paralleli (PIPO) egistri a scorrimento (IO, PIO, IPO) Divisori di frequenza Contatori asincroni e sincroni Macchina a stati finiti (FM) Analisi e semplici progetti di FM temporizzate iferimenti nel testo: 7-Jan-4-46 Page DDC/MZ 6